9.3 高速电路信号完整性

9.3 高速电路信号完整性

EMC 章的最后一站钻进板级：当信号的边沿陡到走过一段走线的时间可与边沿时间相比时，"导线是等位体"的教条死亡，每一段走线都是第 6 章的传输线。反射、串扰、损耗、抖动合谋把眼图闭上——本节看它们的机理与对策，这也是全书工程含金量最高的一节。

何时必须当传输线处理

经验判据：走线单向延迟 t_pd > 边沿时间 t_r 的 1/6（保守 1/10），就要按分布电路处理。FR4 板上信号速度约 c/√ε_eff ≈ 15 cm/ns，1 ns 边沿对应"临界长度"约 2.5–5 cm——现代芯片的边沿普遍亚纳秒，几乎一切走线都在传输线门槛之内。"我的时钟只有 100 MHz，不用考虑 SI"是新手最大的误区：决定传输线行为的是边沿速率，不是重复频率（第 1 节 f_max ≈ 0.35/t_rise 的另一面）。

反射：端接的艺术

第 6 章的 Γ 在此逐字兑现：驱动端低阻（过强）与接收端高阻（开路）的组合让阶跃在两端来回反射，波形过冲、下冲、振铃。四条对策各有座次：

串联端接：源端串 R ≈ Z₀ − R_driver，源端反射系数归零，波一次到达、在末端全反射后被源端吸收——单点负载、功耗小的标准解，DDR 类总线的主力。

并联端接：末端并 Z₀ 到地（或戴维南双电阻），末端 Γ = 0——多分支总线的解法，代价是直流功耗。

AC 端接：串电容的并联端接，省直流功耗，代价是对占空比敏感。

拓扑规则：菊花链优于分支；走线换层时参考平面随之（阻抗连续）；任何"桩线"（stub）都是反射源——长度超过 t_r 对应距离的 stub 必须删除。

串扰：邻居的互感互容

第 1 节的感性/容性耦合在平行长走线上累积成串扰。两笔账：后向串扰（近端，耦合的反向分量）幅度饱和于饱和长度 2 t_pd·v，前向串扰（远端）随平行长度线性增长（感容贡献在远端同号叠加）。对策全是几何学：加大线间距（3W 规则——间距 ≥ 3 倍线宽，远端串扰降一个量级）、关键线间插地线（隔离但小心地线自身的回流缝隙）、相邻层走线正交（耦合投影归零）、缩短平行累计长度。

过孔是另一个串扰/反射热点： stub 残段谐振、参考平面切换时回流路径中断（配套的地过孔是"回流电梯"，第 2 节接地的直接应用）。背钻（back-drill）把多余 stub 钻掉，是高速背板的常规工艺。

损耗与色散：眼图的"涂抹"

导体损耗（趋肤+表面粗糙度）随 √f 增长、介质损耗随 f 增长——高频分量比低频衰减得多，边沿被"抹圆"（带宽损失）。加上第 5 章的材料色散（ε_r 随频率微降）与走线的频率相关相位，长走线末端的眼图从"方睁"变"眯缝"。对策：更低损耗板材（Megtron、Rogers 系，Df 从 0.02 降到 0.002 量级，价格翻数倍——第 5 章 tanδ 的明码标价）、预加重与均衡（发射端预失真抬高高频、接收端均衡恢复）——112 Gbps SerDes 的重均衡（FFE/DFE/CTLE）是把第 5 章频域滤波搬进硅片。

眼图是 SI 的"体检报告"：把比特流按时钟折叠，眼睛的张开度（高度=噪声容限、宽度=抖动容限）综合反映反射、串扰、损耗、抖动的总账。眼图模板测试（mask test）通过与否直接对应误码率（BER）量级——链路收敛的最终裁决。

演练：反射波形与眼图的数值实验

# 栅格图（lattice diagram）：源端串联端接 vs 无端接
import numpy as np
import matplotlib.pyplot as plt
Z0, Rs, Rl = 50.0, 10.0, 1e6          # 驱动内阻10Ω，负载开路
def lattice(Rs, n=8, V=1.0):
    Gs, Gl = (Rs-Z0)/(Rs+Z0), (Rl-Z0)/(Rl+Z0)
    v, levels = V*Z0/(Rs+Z0), [V*Z0/(Rs+Z0)]
    for _ in range(n):
        v *= Gl; levels.append(v)
        v *= Gs; levels.append(v)
    return levels
plt.step(range(9), lattice(Rs), where='post', label='no termination')
plt.step(range(9), lattice(Rs+40), where='post', label='series R=40')
plt.legend(); plt.xlabel('round trips'); plt.ylabel('V_load')
plt.show()
​

两条曲线对比鲜明：未端接时负载电压在 0.83/1.15 间振铃（过冲 15%），串联 40 Ω 后一轮反射即收敛到 1.0 附近——第 6 章 Γ 公式的时域动画。把 Rl 改成 50 欧再试，两种情况的振铃同时消失（末端并联端接）。

易错点

阻抗计算忘了参考平面：微带阻抗由线宽、介质厚度、ε_eff 共同决定；走线换层（参考平面变了）而不调线宽，阻抗台阶就在那里。阻抗可控（controlled impedance）工艺的公差 ±10% 直接映射到反射幅度。

回流路径只考虑信号路径：高速设计的第一戒律是"管理回路，而不只是走线"——每条信号都有回流，回流路径的每个不连续都是辐射与串扰之源。审图先审回流。

用重复频率估算频谱：SI 与 EMC 的频谱由边沿决定；规格书只看"f_clk"不看 t_rise 是招标事故的常见起点。

迷信仿真：第 8 章的工具在 SI 领域极强（IBIS 模型+通道仿真），但模型不准（连接器、过孔残段）时结果误导——仿真与实测眼图的闭环核对是流程必备，与第 8 节的"仿真指引、测量裁决"同一句箴言。

补充辨析：两条设计哲学的收束

第一条：串扰的"3W 规则"与"参考平面"哪个优先？参考平面优先——回流路径的完整性决定感性串扰的底噪，3W 只是布线层的局部优化；一块地平面被切得千疮百孔的板，线距拉开到 5W 也救不回来。第二条：端接策略选串联还是并联，判断依据是什么？看负载拓扑：点对点走线用串联端接（省功耗），多负载总线用并联/戴维南（保波形单调）；混用拓扑时优先重新规划拓扑而非堆端接。收束一句：SI 设计的本质是"管理阻抗与回路"两件事——阻抗处处连续（含过孔与连接器）、回路处处最小（回流贴着信号走），其余规则都是这两条原理的衍生品。本章与第 6 章的传输线理论、第 9 章前两节的 EMC 对策合起来，构成了现代电子硬件工程师的"高速三件套"；当眼图在示波器上重新睁开的那一刻，你会看到前八章所有物理在时域波形上的集体谢幕——这是本册工程部分的终点，也是读者职业生涯的起点。