10.2.2 硬件/软件协同设计中的 IR 演进

文档摘要

10.2.2 硬件/软件协同设计中的 IR 演进在硬件/软件协同设计的深水区里，我们常听见一个幽灵般的诘问：当编译器把一段编译成 x86 汇编时，它是否真正“理解”了这段代码在 FPGA 上该用流水线乘加单元并行执行？当 HLS 工具将同一段 C++ 映射到 RTL 时，它是否意识到——此处的实际是片上 DMA 控制器的 burst length 参数，而的访存模式隐含着 AXI-4 beat 对齐约束？答案往往是沉默的。沉默源于断裂：软件侧依赖 LLVM IR 这种以控制流图（CFG）和静态单赋值（SSA）为骨架的抽象，硬件侧却沉溺于 Verilog 的寄存器传输级（RTL）描述，中间横亘着语义鸿沟、粒度断层与优化盲区。