1.2.4.1 全局时钟、区域时钟与 I/O 时钟

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1.2.4.1 全局时钟、区域时钟与 I/O 时钟 1.2.4.1 全局时钟、区域时钟与 I/O 时钟凌晨两点的实验室，示波器的波形在屏幕上疯狂跳动，如同此刻工程师紊乱的心跳。时序收敛报告里那一抹刺眼的红色，往往不是逻辑功能的错误，而是时钟网络的呼吸节奏出了问题。在 FPGA 设计的深水区，时钟不仅仅是跳变的方波，它是整个数字系统的血液，流经全局动脉、区域毛细血管以及 I/O 末梢神经。许多工程师在初涉高速设计时，习惯于将所有时钟都塞进全局时钟缓冲器（BUFG），仿佛这是一劳永逸的万能钥匙。直到面对数百兆赫兹的数据接口，建立时间违例如幽灵般浮现，功耗预算超标如大山般压顶，才惊觉时钟资源的选型是一场关乎生死存亡的博弈。时钟网络的本质是分布式的传输线系统。