2.1.1.2 组合逻辑与时序逻辑的建模规范

文档摘要

2.1.1.2 组合逻辑与时序逻辑的建模规范 2.1.1.2 组合逻辑与时序逻辑的建模规范深夜的实验室里，示波器的波形在屏幕上疯狂跳动，静态时序分析报告中的一行红色警告显得格外刺眼：“存在组合逻辑环路”或“保持时间违例”。对于数字IC设计工程师而言，这往往不是工具的误报，而是代码建模规范失守的直接后果。在 Verilog HDL 与 SystemVerilog 的世界里，组合逻辑与时序逻辑的界限看似清晰，实则暗藏玄机。许多资深工程师都曾经历过这样的时刻：代码功能仿真完美无误，综合后的网表却在关键时刻失效，根源往往在于对“锁存器推断”的疏忽或是“阻塞与非阻塞赋值”的混用。本文将以实战视角，深入剖析组合逻辑与时序逻辑建模中的核心痛点，通过一个典型的隐蔽故障案例，重构我们对硬件建模规范的认知。