3.2 布局布线：把网表铺到硅片上

3.2 布局布线：把网表铺到硅片上

本节摘要：布局布线（Implementation）是把综合出的网表实际放到芯片上的工序——布局决定每个逻辑单元摆在哪，布线决定单元之间怎么连。它是全流程最耗时、最不可预测的一步，也是"拥塞"与"时序收敛"这对核心矛盾的战场。本节讲清两步做什么、报告怎么看、以及为什么需要多轮迭代。

全流程最磨人的一小时

综合只花几十秒，布局布线却可能要几十分钟甚至数小时。原因不复杂：综合面对的是逻辑，规模有限；布局布线面对的是芯片的物理空间——几万个逻辑单元、几百万条潜在连线、上百万个开关节点，要在满足时序和布线资源约束下求一个可行解。这是一个组合爆炸问题，工具用的是启发式算法和反复迭代。

你可以把这一步想象成给一栋大楼布线：综合给了你一份"哪个房间要装什么电器"的清单，布局布线则要决定插座装在哪、管线怎么走、不能超负荷、还得让最长的线路不太长（否则时序违约）。而且这份活没有唯一答案，工具每次跑出来的结果都可能不同。

布局：决定逻辑单元住哪

布局阶段，工具把网表里的逻辑单元分配进 CLB、BRAM、DSP 的具体物理位置。布局的默认目标是最小化总布线长度——互相频繁通信的单元尽量放近。但这个目标有时要让位于更紧急的约束：

• 时序约束优先：关键路径上的单元会被"绑"得很紧，强行拉近以缩短延迟。
• 资源约束：BRAM 和 DSP 只有固定列，无论逻辑怎么排，数据必须流到这些硬核旁边。
• I/O 约束：和芯片引脚通信的逻辑必须靠芯片边缘放。

看一张布局的示意——注意 BRAM 和 DSP 固定在列上，这是 1.2 讲过的芯片结构决定的：

布局与布线示意

图里特别标注了拥塞区——当大量连线挤过同一片区域，布线资源耗尽，布线器只能绕远路，延迟上升、时序恶化。拥塞是布局布线阶段最典型的"翻车现场"，也是"为什么加了逻辑却变慢了"的常见原因。

布线：决定线怎么走

布线阶段，工具为每条连接在可编程开关网络中找出通路。布线资源有限（1.2 讲过互连占芯片一半面积），布线器需要在"别绕太远"和"别撞车"之间权衡。布线失败的表现很直白：要么报"布线拥塞"错误，要么布线长度失控导致时序违例。

布线结果受一个随机性困扰：启发式算法的起点和中间决策都带随机性，跑两次结果不同。所以工程上有个无奈但实用的操作——同样的工程跑两次，有时第二次时序就收敛了。这不是玄学，是搜索算法的概率特性。更系统的做法是调整布局约束或改代码结构，但"重跑一次"永远是成本最低的尝试。

迭代：时序收敛的日常

布局布线的产出要经过时序分析（第 4 章的主角），不满足要求就要回炉。典型的收敛循环：

这轮循环会贯穿你的 FPGA 生涯。经验越老，越能在"改约束"和"改代码"之间快速判断。第 4 章会给出一套系统的定位方法，这里先建立两个判断锚点：时序违例集中在少数关键路径 → 多半是逻辑问题；违例大面积散布 → 多半是布局或约束问题。

改善布局布线的工程手段

• 管脚约束：把相关信号分配到芯片同侧引脚，减少跨芯片的绕行。
• 区域约束（Floorplan）：把大模块锁进特定区域，防止被工具拆散。要谨慎，锁死了反而可能恶化布线。
• 时序约束先行：布局布线开始前就把时钟周期约束写全，工具才会把关键路径当回事。
• 启用工具的高级实现策略：Vivado 的探索策略、多轮布局布线，用时间换质量。

一次布局布线迭代的复盘

看一次真实的收敛过程，理解"几十分钟迭代"里到底在做什么。

背景：一个图像缩放模块，目标时钟 200MHz。第一次实现结果：WNS 为负 1.2ns，违例路径集中在缩放核的插值计算——组合逻辑级数太深，工具无论怎么布线都压不到 5ns 周期。

操作：第一步没动代码，先重跑一次实现（利用启发式随机性，常见能改善 0.3~0.5ns），结果 WNS 变成负 0.8ns，仍有违例。第二步读关键路径报告，发现组合延迟里插值计算占 3.4ns（布线只占 1.1ns）——这是典型的逻辑型违例，重跑解决不了。第三步改 RTL：在插值计算中间插一级流水寄存器，把组合链切成两段，各约 1.7ns。重新综合实现，WNS 转正。

结果：三次迭代共花约 1.5 小时（两次全流程实现 + 一次改代码），时序从违例到收敛。而如果从头就改代码，会浪费一次完整实现的时间；如果一直重跑不分析报告，可能永远收敛不了。

解读：这次复盘展示了 4.2 的关键判断——先分清违例是"布线型"还是"逻辑型"。布线型（布线延迟占比大、违例分散）先试重跑和约束；逻辑型（组合延迟占比大、违例集中）必须动 RTL。判断错了，迭代方向就错了。

变式：逻辑型违例的修法不止插流水一种——乘法器改用 DSP 硬核（省组合级数）、大 case 拆成多级、关键路径上的多路选择器提前一拍做选择，效果类似。掌握"读报告→分类型→选修法"这条链，比背十种修法更管用。

💡 关键直觉：布局布线的目标不是"跑通"，是"时序收敛"。所有手段的最终裁判都是时序分析——把这一章和下一章连起来看，你才真正理解 FPGA 工程迭代的节奏。

本节要点回顾

• 布局定位置、布线定连接：先布局后布线，全程目标是最短布线 + 满足时序。
• 拥塞是头号敌人：连线挤成一团 → 布线器绕路 → 时序恶化，报告里盯拥塞指标。
• 结果不可预测：启发式算法带随机性，重跑一次有时就收敛——但别把重跑当唯一手段。
• 迭代分两类：违例集中→改逻辑；违例散布→改约束或布局。
• 约束要先行：时序约束和管脚约束写全，布局布线才有方向。

下一步进入 3.3：布局布线通过，最后一公里——生成比特流、下载进芯片，让设计真正"点火"。