4.3.2 逻辑映射与门级网表生成

文档摘要

4.3.2 逻辑映射与门级网表生成逻辑映射与门级网表生成，是数字电路设计流程中承上启下的“炼金术”——它把抽象的、行为级或寄存器传输级（RTL）描述中跃动的布尔意志，锻造成可被物理世界感知的硅基实体：一组精确到引脚、时序可测、面积可量、功耗可估的门级单元连接图。这不是简单的语法翻译，而是一场在约束牢笼中进行的多目标优化博弈：在满足时序、面积、功耗、可测试性甚至工艺角鲁棒性的重重限制下，将一个逻辑函数分解、匹配、重排、重构，最终落定为标准单元库（Standard Cell Library）中真实存在的与非门、或非门、多路选择器、触发器等晶体管级电路模块的互联拓扑。