4.2.1 弱内存序模型

文档摘要

4.2.1 弱内存序模型我们常以为，程序执行就像一条笔直的高速公路：指令按代码顺序一辆接一辆驶过，前车不走，后车不动；变量写入即刻可见，读取必得最新值。可现实是，现代处理器早已不是单线程、单核、单缓存的“老式蒸汽机”，而是多级缓存并行、指令乱序发射、分支预测激进、写缓冲深埋、内存访问异步化的“超音速编队”。当四个核心各自在私有L1 cache里高速改写同一块内存区域，而它们之间只靠一条带宽有限、延迟不定的总线（或互连网络）来同步——此时，“顺序”便不再是物理事实，而是一种需要精心协商、显式声明、甚至主动约束的契约。