5.3 异常与中断处理

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5.3 异常与中断处理 5.3 异常与中断处理：嵌入式系统中沉默的指挥家在ARM架构的宏大叙事里，程序控制流并非一条坦荡无垠的单行道——它更像一座精密运转的立体交通网络：主干道上奔涌着用户程序的指令流，而无数隐秘的匝道、应急通道与空中连廊，则由异常（Exception）与中断（Interrupt）悄然构筑。当一条指令正被流水线从容译码时，一声来自UART的“数据已就绪”信号，一次未对齐的内存访问，甚至一个调试断点的触发，都可能瞬间截断当前执行路径，将CPU引向另一片完全不同的语义疆域。这不是故障，而是设计；不是意外，而是契约。异常与中断，是ARM处理器主动拥抱外部世界、响应内部状态、维系系统可信边界的底层契约机制——它们不喧哗，却决定着实时性是否可测、安全性是否可控、可靠性是否可证。