8.2.2 内存访问优化

文档摘要

8.2.2 内存访问优化在现代计算系统中，内存访问早已不是“读一个字节就取一个字节”的线性童话。它是一场精密编排的协奏曲——CPU在纳秒级节奏中等待数据，缓存层级如层层叠叠的驿站，预取器是未卜先知的信使，而内存控制器则像一位手握调度权的铁腕指挥官。当你的代码执行这样一行看似朴素的赋值时，背后可能正上演着：L1d缓存未命中 → L2缓存逐级穿透 → DRAM行激活延迟（tRCD ≈ 15–20 ns）→ 列选通（tCL）→ 数据回传 → 再经多级写缓冲合并……整个过程耗时可达数百纳秒——足够CPU执行上千条指令。这便是我们常说的“内存墙”（Memory Wall）：算力每18个月翻倍，而内存带宽年均仅提升10%，延迟几乎停滞。