5.4.2 缓存友好性设计

文档摘要

5.4.2 缓存友好性设计缓存友好性设计，不是给代码贴上“缓存”标签就万事大吉的权宜之计；它是一场与硬件对话的精密舞蹈——舞步由CPU缓存行宽度决定，节奏由内存访问局部性牵引，而领舞者，是你在循环里多写的一个，是你在结构体中调整的字段顺序，是你在分配内存时悄然选择的对齐方式。当一个代价已高达4–5个周期，而一次可能吞噬300+周期（Intel Sapphire Rapids实测数据），你写的每一行C/C++/Rust代码，每一个Java对象布局，甚至每一条Go slice的切片方式，都在悄悄为缓存命中率投下关键一票。我们不谈“加Redis”这种应用层缓存——那是另一章的故事。