1.1.2 漏电机制：亚阈值摆幅 (SS) 与漏极诱导势垒降低 (DIBL)

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1.1.2 漏电机制：亚阈值摆幅 (SS) 与漏极诱导势垒降低 (DIBL) 在2023年Q4的一次量产良率复盘会上，某12nm FinFET逻辑芯片的静态功耗（$I{\text{static}}$）超标问题让整个后端团队连续熬了三个通宵。ATE测试数据显示：在 $V{\text{DD}} = 0.75\,\text{V}$、$T = 85^\circ\text{C}$ 条件下，约6.2%的芯片单元漏电流突破 $120\,\text{nA}/\mu\text{m}$ 阈值——而签核（signoff）模型预测值仅为 $48 \pm 5\,\text{nA}/\mu\text{m}$。这不是仿真与实测的常规偏差，这是物理机制在芯片上刻下的“真实指纹”。