文档摘要

1.1.2 漏电机制：亚阈值摆幅 (SS) 与漏极诱导势垒降低 (DIBL) 在2023年Q4的一次量产良率复盘会上，某12nm FinFET逻辑芯片的静态功耗（$I{\text{static}}$）超标问题让整个后端团队连续熬了三个通宵。ATE测试数据显示：在 $V{\text{DD}} = 0.75\,\text{V}$、$T = 85^\circ\text{C}$ 条件下，约6. 会员。《1.1.2 漏电机制：亚阈值摆幅 (SS) 与漏极诱导势垒降低 (DIBL)》收录于灏天文库文集《FinFET技术原理》，提供技术教程、实践指南与问题解决方案，支持在线阅读、全文检索与知识沉淀，助力开发者系统化学习。文档编号57088。

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