5.1.1 5 级经典流水线与旁路

文档摘要

5.1.1 5 级经典流水线与旁路在数字电路与处理器微架构的浩瀚星图中，5级经典流水线（Classic 5-Stage Pipeline）不是一段被教科书反复誊抄的陈旧脚注，而是一把被千万次流片验证过的精密刻刀——它用最克制的层级划分，在时序、面积、功耗与性能之间刻下了一道近乎最优的平衡线。你手头那颗主频2.4 GHz的RISC-V SoC，或是实验室里那块刚烧录完Verilog的FPGA开发板，其指令吞吐的底层节拍，很可能正由这五个看似朴素的阶段——取指（IF）、译码（ID）、执行（EX）、访存（MEM）、写回（WB）——一拍一拍地驱动着。