9.1.1 形式验证与 UVM 测试平台

文档摘要

9.1.1 形式验证与 UVM 测试平台在数字芯片验证的浩瀚星图中，形式验证与UVM测试平台的交汇处，并非两条平行轨道的偶然擦肩，而是一场精密耦合、彼此赋能的系统级协同——它既不是用数学证明取代激励生成，也不是把UVM环境简单“喂给”定理证明器；它是将可验证性（verifiability）从设计后期前移至架构定义阶段，是让断言不再悬浮于波形之上，而是深扎于状态空间的拓扑结构之中，是让覆盖率目标不再是统计意义上的“跑了多少个case”，而是逻辑意义上的“是否穷尽了所有可达反例路径”。我们常误以为：形式验证是“静态的”，UVM是“动态的”；一个在RTL门级推演，一个在事务级建模。