9.2.2 时序收敛与 DFT 策略
文档摘要
9.2.2 时序收敛与 DFT 策略 在数字芯片设计的深水区，时序收敛与DFT（Design for Testability）从来不是两张平行的考卷——它们是一道联立偏微分方程：变量耦合、边界互锁、解空间高度非线性。你调一个时钟树的buffer insertion，可能让scan chain的hold time恶化0.18ps；你插入一个test point去改善ATPG覆盖率，却意外引入了critical path上的额外负载电容，把原本margin为+0.03ns的setup slack拉到−0.07ns；更微妙的是，当你在floorplan阶段为DFT逻辑预留了2.
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