6.3 实时 I/O 模型

6.3 实时 I/O 模型

本节摘要：数据在处理器与外设之间搬运有四种姿势：忙等轮询、中断驱动、DMA 直传、以及 DMA 加双缓冲的组合。本节量化各自占用的处理器时间与适用速率区间，给出一套按数据速率与截止期要求选型的流程，并展开一个高速采集的完整案例。

本节处理一个朴素的问题：外设的数据怎么搬进内存。问题朴素，代价悬殊——同一个传感器、同一颗芯片，搬运方式选错，处理器占用率可以从不到百分之五膨胀到百分之百，截止期预算随之全盘崩塌。I/O 模型选型因此不是驱动工程师的内部事务，而是截止期防守在硬件边界上的第一道防线。

四种搬运姿势的代价

忙等轮询：处理器原地反复查询状态寄存器直到数据就绪。延迟最小（就绪即知），代价是整个等待期间处理器颗粒无收。只适用于等待时长以微秒计、且此刻系统确实无事可做的场景——启动早期的裸机阶段、或者对总线时序有苛刻要求的位带操作。

中断驱动：外设就绪时发中断，服务程序取数入队，任务侧处理（6.1 节的标准管线）。处理器只在事件发生时被占用，等待时间全部还给系统。代价在每字节的固定开销：每次中断都要付入栈、出栈、服务程序、切换的全套费用，按几十个周期计。数据速率一高，中断开销本身就成了负载主角——这就是著名的「中断风暴」：每字节数据都打断处理器一次，速率超过某个临界点后系统全部时间都在进出中断。

DMA 直传：把搬运工作外包给专门的硬件控制器，处理器只负责「配置一次、收尾一次」。数据在内存与外设之间成块流动，处理器全程参与度为零。代价是配置复杂度与缓存一致性问题（带缓存的芯片上，DMA 写入的内存区要作废缓存行才能读到新数据）。

DMA 加双缓冲：在 DMA 之上再进一步——两块缓冲交替使用，一块在接收时另一块在被处理，接收与处理的时间线并行铺开，块间处理时间被彻底藏进接收时间里。高速率场景的标准答案。

图：四种 I/O 模型的处理器占用与适用区间

选型流程三步走

第一步算速率：每秒字节数除以单次中断开销，得到中断驱动的临界速率；低于它选中断，高于它直接上 DMA。第二步看截止期：数据到达后允许的延迟有多短？中断驱动的延迟最短且逐事件可见，DMA 攒块的延迟等于块时长——硬截止期若短于块时长，要么缩块，要么改中断。第三步算块耗时：上了双缓冲，处理耗时必须短于接收耗时，否则缓冲照样顶满——这个不等式是高速采集设计的核心约束，9.3 节的复盘案例会展示它被违反时的现场。

完整案例：振动监测的高速采集

背景。某设备状态监测终端需要以每秒五万次的速率采集三通道振动数据，每采样点十二位。若用中断驱动，每秒十五万次中断，按每次二百周期计，仅中断开销就占满一颗百兆赫兹处理器——选型流程第一步就把它淘汰。

操作。工程师采用定时器触发 ADC、DMA 双缓冲搬运的方案：定时器每二十微秒触发一次三通道同步转换，转换结果由 DMA 自动搬进内存，半块与全块完成各触发一次中断。缓冲每半块存四千组采样（八十毫秒的量），中断里把已满的半块通过指针投入队列（4.2 节的池加指针模式），FFT 计算任务取出整块处理。

结果。中断频率从每秒十五万次降到每秒二十五次（每四十毫秒两次），采集链路的处理器占用从估算的百分之九十以上降到百分之三以内；处理任务每八十毫秒醒来一次做一次块级 FFT，最坏耗时三十二毫秒，小于八十毫秒的接收时长——双缓冲的不等式成立，流水线稳定运转。

解读。这个案例的价值在两笔账。第一笔是选型账：速率三步走把方案从「看起来也行」的中间断定为「必须外包搬运」，中断开销的乘法再次证明是设计早期就该做的计算。第二笔是不等式账：处理耗时三十二毫秒对八十毫秒接收时长，余量约一点五倍——余量再小的方案都不该出厂，因为最坏情况下的缓存抖动、算法退化都会吃掉它。案例里任务侧用整块处理的模式也顺带说明：块越大，中断越省，但实时性越「批量化」，截止期短的任务需要在块内再分层。

变式。若产品升级要求边采集边做实时报警（每块内检测异常并快速响应），块级处理的延迟不再可接受，工程师的做法是在 DMA 半块完成中断里加一段轻量的限值检查（几十微秒内的粗判），粗判命中才唤醒任务做精细分析——分层响应把「高速率」与「快反应」装进同一个方案，代价是中断里多了少量逻辑，需按 6.1 节的纪律重新审查。

本节要点回顾

• 四种模型按处理器参与度递减：轮询、中断、DMA、DMA 加双缓冲；
• 中断驱动的临界速率 = 单次开销的倒数，速率超过即外包搬运；
• DMA 攒块延迟等于块时长，硬截止期短于块时长时必须缩块；
• 缓存一致性是带缓存芯片上 DMA 的第一坑，读前必须作废缓存行；
• 双缓冲成立的前提是不等式：处理耗时短于接收耗时，且要留余量；
• 高速率与快反应冲突时用分层响应：中断里粗判，任务里细算。

常见问题

问：DMA 与缓存一致性的坑有多深？ 带数据缓存的芯片上，DMA 写入的内存若还在缓存里留有旧副本，处理器读到的是旧数据；反向则要清理脏缓存才能让 DMA 拿到新数据。规则一句话：DMA 前后对缓冲区做对应的缓存维护，缓冲区对齐到缓存行避免误伤邻居。

问：怎么估中断驱动的临界速率？ 拿实测的单次中断总开销（探针量）取倒数。开销两百周期、主频一百六十八兆赫兹的芯片，临界速率约八十万次每秒——留一半余量，四十万次每秒以上就该考虑 DMA。

问：双缓冲的不等式余量留多少？ 建议处理耗时不超接收时长的一半：缓存抖动、算法最坏分支都会侵蚀余量，等式设计的流水线在量产环境必翻车。

问：ADC 采样间隔的精度由谁保证？ 由触发源保证：定时器触发 ADC 是硬件直连，间隔精度是定时器精度；由任务或中断手动触发则叠加全部调度抖动。精确间隔的采样永远选硬件触发。

问：多个 DMA 通道会互相干扰吗？ 会争抢总线带宽与内存端口，高峰时彼此拉长完成时间。预算时把所有通道的带宽需求加总对照总线容量，关键通道优先分配端口——多通道仲裁就是第七章资源分布思想的缩小版。

问：轮询真的完全不可用吗？ 在启动早期、调度器未启动的裸机阶段，轮询是唯一手段；调试个别时序敏感的外设时，短时轮询也是最直接的定性工具。禁令针对的是任务世界里用它替代阻塞等待。

一条选型流程的实练

把三步走流程练一遍：需求是四通道音频采集，每通道四十八千赫兹十六位，合计每秒约三百八十四千字节。第一步算速率：按单次中断开销两百周期、一百六十八兆赫兹主频估算，临界速率远低于逐样本中断的频次，中断驱动出局。第二步看截止期：音频块的处理允许延迟一个块时长（比如五毫秒一块），DMA 攒块的延迟可接受。第三步算块耗时：一块的滤波与编码耗时约两毫秒，小于五毫秒的接收时长且余量过半，双缓冲成立。整个流程十分钟走完，方案从「试试看」变成「算出来」——这正是流程的价值：把判断提前到写代码之前。若第二步发现截止期短于块时长，先缩块再复核第三步——三步之间存在联动，改了参数要重算一轮。