7.2.1 SPICE 与 Verilog/VHDL 的协同仿真 (Co-simulation)

文档摘要

7.2.1 SPICE 与 Verilog/VHDL 的协同仿真 (Co-simulation) 在混合信号芯片设计的深水区，工程师常会遭遇一种令人窒息的“时域撕裂感”：一边是SPICE仿真器里毫微秒级连续时间波形的潺潺流淌——MOSFET沟道电荷的瞬态堆积、寄生电容的指数充放、运放输入级的亚阈值漏电流如雾气般弥漫；另一边却是Verilog行为模型中离散跳变的脉冲，是VHDL中里整数计数器的铿锵递增，是数字控制逻辑对模拟前端发出的“采样！保持！校准！”等斩钉截铁的指令。二者本属不同物理世界的语言：一个是基于基尔霍夫定律与半导体物理方程的连续时间微分代数系统（DAE），另一个是建立在布尔代数与时序语义之上的离散事件系统（DES）。