7.4 信号完整性与电源完整性

7.4 信号完整性与电源完整性

本节摘要：信号完整性（SI）研究高速边沿在走线上发生的反射、振铃与码间干扰，电源完整性（PI）研究快速负载电流下供电轨的阻抗与纹波。两者都是"寄生元件喧宾夺主"的故事，本节给出各自的判据、仿真方法与一个可复现的反射实验。

信号完整性：边沿比频率更关键

高速设计的入门判据与频率无关，只与边沿有关：当走线往返延迟超过边沿上升时间的一半，就按传输线处理。常用板材的信号速度约每纳秒十五厘米，于是临界长度约等于七点五厘米乘以纳秒计的上升时间——上升沿一纳秒的信号，七厘米以上的走线就必须考虑反射。许多"几百兆赫很慢"的电路翻车，根因是现代器件的边沿快：时钟只有五十兆赫，但边沿两百皮秒的驱动器照样让十厘米走线成为传输线。

反射的机理一句话讲完：信号波到达阻抗突变处（走线末端、过孔、连接器），一部分能量被反射回来，与后续波形叠加成过冲、下冲与振铃。仿真复现只需要传输线器件与端接电阻：

* 传输线反射实验：无端接对比串端接
VSTEP in 0 PULSE(0 1 0 100p 100p 49.8n 100n)
RS    in  a   33
T1    a   0   b   0  Z0=50 TD=0.67n
CL    b   0   5p
.TRAN 20p 40n
.PLOT TRAN V(a) V(b)
.END
​

把 RS 换成零欧跑第一遍：接收端 b 的波形带着明显的过冲与多次振铃——信号在零阻抗负载与源端之间来回反射，每次往返零点七纳秒的两倍。把 RS 放回三十三欧重跑：源端阻抗加驱动内阻逼近五十欧特征阻抗，反射波回到源端时被吸收，波形干净立正。串端接是点对点连线最便宜的解法，代价是第一次到达的幅度只有一半（分压），要等反射波叠加才到全幅——对时序敏感的场合要算上这一拍。

眼图与码间干扰：把无数位叠在一起看

单比特波形干净不等于链路合格：前一比特的残余响应会拖到后一比特的判决窗口，这就是码间干扰。仿真上的标准做法是跑长伪随机序列，把所有比特沿按公共时钟折叠叠加成眼图——眼睛张开越大，噪声与抖动余量越足。SPICE 跑眼图的方法朴素：PWL 或数据源灌入伪随机码流，瞬态仿真数千比特，后处理工具折叠。现代接口（ PCIe、DDR 类）的仿真通常在专用工具里完成，但物理机理与这里完全一致：通道是线性网络，眼图的一切病态都能追溯到反射、损耗与串扰三件事。

电源完整性：目标阻抗法

电源问题换了一副面孔：不是信号变差，而是供电轨在快速负载跳变时"凹陷"。负载电流以纳秒级速度切换，去耦电容来不及响应，电源阻抗让纹波放大。工程上的设计标尺叫目标阻抗法：允许纹波电压除以最大负载跳变电流，得出电源网络在宽频段内必须低于的阻抗。算例：三点三伏轨道允许二百毫伏纹波、负载跳变一安，目标阻抗零点二欧——PDN（电源分配网络）的阻抗曲线从直流到时钟频率都要压在这条线以下。

仿真验证分两步。第一步画阻抗曲线：把稳压源替换成交流激励、负载端当作端口，跑交流扫描得到 PDN 阻抗随频率的曲线。第二步找反谐振峰：大容量电容与高频小电容各自有自谐振点，错开布置时在两者之间的频段常出现阻抗尖峰——恰是目标阻抗最容易被突破的地方。

图：电源分配网络的阻抗曲线与目标阻抗

SI 与 PI 的合流点

两条线在真实设计里互相纠缠：PDN 上的纹波通过地弹与共阻抗耦合进信号；高速信号的回流路径若被平面割缝打断，等于在信号通路里埋了电感。成熟的仿真流程因此把两者放在同一张提取后的网表里做：电源平面、去耦网络、走线、端接一个不缺。对个人学习而言，先把两件事分开吃透——信号看边沿与反射，电源看阻抗与纹波——再考虑合流，顺序反了容易处处都是玄学。

⚠️ SI 仿真最昂贵的错误是用了不真实的激励：边沿比真实驱动器快几倍的理想脉冲，会制造出实际不存在的振铃，然后工程师花一周去"修"一个不存在的问题。激励模型的边沿速率必须与数据手册一致——这一句话能省下高速项目里最常见的一周弯路。

本节要点回顾

• 临界长度：往返延迟超过半边沿就按传输线处理，板材速度约每纳秒十五厘米。
• 串端接最划算：源端电阻吸收反射，代价是首到幅度减半、多一拍时序。
• 目标阻抗法：纹波除以跳变电流得标尺，PDN 阻抗曲线全线压线以下。
• 反谐振是主敌：大小电容错配的频段出尖峰，补电容要按频率点名。
• 激励要真实：边沿速率对齐数据手册，否则修的是仿真里的幻影。

高级专题收官。下一章回到工程全景：工具怎么选、流程怎么规范、别人踩过的坑如何绕行。

问题：串扰在仿真里怎么复现

把相邻走线的耦合电容与互感并入网表：受害线保持静止，攻击线灌入跳变，观察受害线上的感应毛刺。耦合强度随间距减小、平行长度增加而增大，返回平面不连续（跨分割）时急剧恶化。仿真上三根线一起仿、攻击线翻转相位各跑一遍，就能画出串扰的最坏组合。布线规则里的三倍线宽间距原则，本质上就是给这些耦合参数设预算。

问题：地弹是什么，怎么在仿真里看到

地弹是回流路径电感在快速电流变化下的压降：多个输出同时翻转时，几纳亨的接地电感乘上安每纳秒级的电流斜率，产生几百毫伏的地电位跳动，轻则噪声余量缩水，重则伪触发。仿真复现需要给接地路径显式建模电感——理想地永远不弹。看到地弹波形与翻转电流的微分形状一致，就锁定了根源，对策是增加回流过孔、缩短接地路径、放缓驱动边沿。

问题：去耦电容不是越多越好吗

数量要有层次，不是越多越好。同一规格的电容并联只会把自谐振点微调，不同规格错开才有宽带低阻抗；而且每颗电容都带安装电感，过度堆叠反而制造新的并联谐振峰。目标阻抗法给出的是"哪个频段缺多少"，选电容就是按频段补位。仿真验证一步都不能省：把 PDN 阻抗曲线扫出来，看每个新增电容到底压平了哪一段、又在哪里顶起了新峰。

问题：眼图仿真需要多少比特才有统计意义

看抖动来源的建模深度。只含确定性效应（反射、码间干扰、周期性抖动）时，几百比特已能撑开稳定的眼图；要包含随机抖动并外推到极低误码率，需要上万比特加统计外推技术。资源有限时的折中是确定性仿真加统计后处理：用短仿真提取通道的脉冲响应，再在数学上外推眼高眼宽——高速接口的工具链几乎都按这个思路组织。

本节实验单

三个实验把完整性概念落地：给传输线实验换五种端接组合（无端接、串端接、并端接五十欧、并端接一百欧、端接错配到七十五欧），对比振铃幅度，体会端接电阻为什么常取二十二到三十三欧；把 PDN 实验的陶瓷电容组逐个删减，记录每个峰的出现频率；给时钟走线加一段跨分割路径，观察回流传来的额外振铃。做完这三个，你就有了完整性的"手感库"。