1.1.3 现代集成电路设计中的时序驱动流程 (Timing-Driven Flow)

文档摘要

1.1.3 现代集成电路设计中的时序驱动流程 (Timing-Driven Flow) 现代集成电路设计早已不是“功能正确即胜利”的时代。当一颗7nm SoC芯片上集成超过150亿晶体管、主频逼近6GHz、核心间互连延迟需压缩至亚纳秒量级时，功能只是入场券，时序才是生死线。我们常在综合报告里看到一句轻描淡写的“Timing constraints applied”，却极少有人真正拆开这句话背后的齿轮咬合：约束如何被解析？路径如何被建模？关键路径如何被识别？优化决策如何在毫秒级内完成？又为何一次floorplan微调，会让原本收敛的时序突然崩塌300ps？