1.3.1 理想时钟与实际时钟 (Ideal vs. Propagated Clock)

文档摘要

1.3.1 理想时钟与实际时钟 (Ideal vs. Propagated Clock) 在数字电路设计的深水区，时钟从来不是一根简单的“滴答”线——它是一条承载着时间契约的神经脉络。当你在综合工具中敲下，你以为你定义的是一个周期为10ns的信号；但芯片真正上电那一刻，这条时钟路径上每一个缓冲器的延迟、每一段金属走线的RC寄生、每一处温度梯度引起的硅迁移率变化，都在悄悄重写你写在SDC里的那行声明。理想时钟是设计者的语法糖，实际时钟才是硅片上的硬约束。这不是理论推演的温床，而是签核（signoff）前最后一道必须跨过的火焰山。今天，我们就沉入1.3.