2.1 单元延时建模 (Cell Delay Modeling)

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2.1 单元延时建模 (Cell Delay Modeling) 2.1 单元延时建模：硅基时序世界的“本体论”构建在数字集成电路的物理实现之旅中，我们常将静态时序分析（STA）比作一座精密运转的钟表厂——而单元延时建模，正是这座工厂里最核心的“擒纵机构”。它不直接参与走时（即不执行路径分析），却从根本上定义了每一颗齿轮（标准单元）转动一格所需的时间；它不显山露水，却悄然决定了整座钟表能否在1GHz下分秒不差，抑或在-40℃低温中悄然停摆。若把前章所勾勒的STA宏观框架视作一张覆盖全芯片的时空坐标系，那么本章所探讨的单元延时建模，便是为这个坐标系注入物理意义的度量原点：它回答的不是“某条路径是否违例”，而是“一个与非门在驱动10fF负载、输入斜率0.1ns、电源电压0.