3.1 核心约束命令

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3.1 核心约束命令 3.1 核心约束命令：时序世界的宪法性文本与物理语义的翻译器在数字集成电路设计的宏大叙事中，静态时序分析（Static Timing Analysis, STA）从来不是一场对寄存器与门电路的简单“点名”——它是一场精密的时空建模实验，一次在硅片尚未流片之前，就对信号穿越逻辑迷宫所耗时间进行全路径、全工艺角、全电压温度组合下的预演。而这场预演得以成立的前提，并非工具的算力有多强，而是我们能否为它提供一份既无歧义、又具物理可溯性、且覆盖设计全生命周期语义边界的契约性描述。这份契约，就是SDC（Synopsys Design Constraints）文件；而构成这份契约骨架的，正是本节所聚焦的——核心约束命令。它们不是语法糖，不是配置开关，更不是EDA工具的附庸接口。