3.2.1 虚假路径 (False Path)

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3.2.1 虚假路径 (False Path) 在数字电路的时序验证世界里，有一个幽灵，它不参与功能实现，却在静态时序分析（STA）中反复现身、制造恐慌——它就是虚假路径（False Path）。你见过这样的场景吗？综合工具报出一条从复位释放端到某个寄存器D端的路径，slack为−1.8 ns；时序收敛工程师眉头紧锁，插入缓冲器、重布线、调整驱动能力……折腾三天后发现：那条路径根本不会被激活。它只是STA引擎忠实地“走完”了所有逻辑连接后，给出的一份诚实却无意义的判决书。这不是工具的错误，而是我们对“路径”这一概念的朴素理解与EDA工具底层建模逻辑之间，一次深刻的认知错位。虚假路径，从来不是设计缺陷，而是设计意图与分析模型之间的语义鸿沟。