6.2.2 逻辑 ECO 与时序 ECO 的协同

文档摘要

6.2.2 逻辑 ECO 与时序 ECO 的协同在数字芯片设计的深水区，工程变更单（ECO）从来不是一张轻飘飘的纸——它是流片前最后一道闸门，是硅片上百万晶体管命运的临界点。当项目进入后端收敛阶段，逻辑功能已冻结，时序路径已签核，物理布局已锁定，此时一个看似微小的修复：比如修复一个状态机跳转错误、修正一个异步FIFO的亚稳态采样漏洞、或者调整一个关键路径上的扇出负载——却可能像往平静湖面投下一颗石子，涟漪层层扩散，最终撼动整条时序链路的稳定性。更棘手的是，逻辑ECO与时间ECO常常不是并行不悖的两条轨道，而是缠绕共生的双螺旋结构：你改了一级组合逻辑的真值表，扇出电容变了，互连线延迟变了，关键路径的到达时间（arrival time）偏移了；