1.2.3 制造端协同（DFM与掩模准备）

文档摘要

1.2.3 制造端协同（DFM与掩模准备）在芯片设计的浩瀚星图中，RTL到GDSII这条路径常被比作一条“数字炼金术”的隐秘甬道——前端工程师用Verilog敲出逻辑的骨骼，后端工程师以物理规则塑成硅基的血肉，而真正让这具躯体能在28nm、14nm甚至3nm制程上呼吸、搏动、不致猝死的，恰恰是那条横亘于设计与制造之间的幽微界线：制造端协同（DFM与掩模准备）。它不是流程末端的收尾工序，而是贯穿布局布线（PnR）、时序收敛、功耗优化全过程的“隐形指挥官”。当一颗芯片在晶圆厂流片失败，工程师翻看FAB反馈报告时，十有八九会看到这样几行字：“FinFET侧壁CD偏差超标”、“M1层金属填充率局部低于72%引发CMP凹陷”、“OPC补偿后光刻仿真MEEF > 3.