2.1.1 电路拓扑的图论表示（网表、超图、有向无环图）

文档摘要

2.1.1 电路拓扑的图论表示（网表、超图、有向无环图）在集成电路设计自动化（EDA）的底层逻辑中，电路拓扑从来不是一堆杂乱无章的连线与器件——它是一张被精心编码的图；而这张图的每一次遍历、每一次约简、每一次等价变换，都直接决定着综合器能否收敛、布局布线器能否避开拥塞、时序分析器能否捕获关键路径。你手头那行看似平淡的网表语句，背后站着的是超图的一条超边；你调试时反复查看的时序报告里“from CLK to REGQ”，其本质是一个有向无环图（DAG）上最长路径的动态规划解；而当你在Verilog RTL中写下，综合工具早已在内存中构建出一棵带标签的二叉DAG，并开始为每个节点分配工艺库单元。这不是抽象的数学游戏，这是硅基世界的语法解析器正在实时运行。