2.2.1.3 与非图（AIG）

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2.2.1.3 与非图（AIG） 2.2.1.3 与非图（AIG）：当逻辑综合在最后一毫秒崩塌——一个AIG节点冗余检测与就地消解的实战手记你有没有经历过这样的凌晨三点？综合工具报出“Verification failed: output mismatch after AIG optimization”，波形对比图上，第17个测试向量的输出位在时钟上升沿后第2.8ns突然翻转——而RTL里那个明明写得清清楚楚、仿真全绿、形式验证通过。你反复clean、rebuild、换工具链、甚至重启服务器……最后发现，问题不在Verilog，不在SDC，不在PDK，而在那棵被悄悄重写的AIG树深处——某个本该被剪掉的冗余节点，像一枚未爆弹，卡在关键路径的扇入链上，把时序和功能同时拖进了混沌边缘。