5.1.3 统计静态时序分析（SSTA）
文档摘要
5.1.3 统计静态时序分析（SSTA） 在数字芯片设计的深水区，时序验证从来不是一道选择题——而是一道必须答对、且不能留半分余量的压轴大题。当工艺节点滑向3nm、2nm，当FinFET结构在原子尺度上抖动，当金属互连的电阻与电容在每微米间随机涨落，传统静态时序分析（STA）那套“单点最坏情况+固定延迟模型”的逻辑，就像用游标卡尺去丈量量子隧穿的概率云：精度崩塌，信心瓦解。于是，统计静态时序分析（SSTA）不再是一种可选的进阶工具，而是现代先进工艺下签核（signoff）门前唯一能接住那枚下坠晶圆的缓冲垫。 但问题来了：SSTA究竟是怎样把“不确定性”变成可计算、可优化、可签核的工程量？它不是把蒙特卡洛仿真搬进STA引擎里简单粗暴地跑一万次；
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