8.1.2 基于图神经网络（GNN）的时延预测

文档摘要

8.1.2 基于图神经网络（GNN）的时延预测在芯片设计的深水区，时延预测早已不是一道简单的“算术题”，而是一场与物理效应、工艺扰动、互连寄生和逻辑路径动态耦合持续搏斗的系统工程。当7nm以下工艺节点中，金属层电阻率飙升、通孔阻抗跃升、线间耦合电容占比突破40%，传统基于查找表（LUT）与经验公式的静态时延模型——哪怕叠加了统计静态时延分析（SSTA）——也正悄然显露出它的“认知边界”：它无法理解一条跨三个金属层、绕过三处电源网格缺口、毗邻两条高速DDR走线的时钟缓冲器输出路径，其实际延迟为何在PVT corner下比仿真结果偏移12.7ps；它更难以解释，为何同一标准单元在不同扇出拓扑下，其输入转换时间（input transition）对输出延迟的敏感度呈现非线性跳变。