5.2.2 版图绘制与验证（DRC/LVS）

文档摘要

5.2.2 版图绘制与验证（DRC/LVS）在集成电路物理设计的浩瀚星图中，若把前端逻辑综合比作建筑师绘制蓝图，那么版图绘制与验证（DRC/LVS）就是施工队真正浇筑钢筋、绑扎线缆、逐寸校验承重结构的生死关口。它不生产功能，却决定一切功能能否真实存在；它不定义时序，却让所有时序约束失去意义——倘若一根金属1层（M1）连线在版图中被错误地缩窄了20nm，哪怕RTL仿真再完美、STA签核再干净，芯片流片后也注定开不了机。这不是理论推演，而是过去十年中超过37%的首次流片失败案例背后反复浮现的幽灵。