2.1 3D TSV硅通孔技术与堆叠DRAM

2.1 3D TSV硅通孔技术与堆叠DRAM

引言：三维堆叠的物理基石

HBM之所以能在指甲盖大小的封装内实现TB/s级带宽，根源不在于单颗DRAM芯片变得更快，而在于它彻底改变了芯片之间的连接方式：把多颗DRAM裸片垂直堆叠起来，用数以千计的硅通孔（TSV，Through-Silicon Via）直接打穿硅基底，形成层与层之间的最短电气通路。如果说通道架构（见2.2）决定了数据"怎么流"，那么TSV与堆叠工艺决定了数据通路"物理上怎么建"。本节聚焦HBM三维堆叠的物理实现层：TSV的结构与关键参数、制造工艺流程、微凸点与键合技术，以及堆叠DRAM面临的工程挑战。

学习目标

• 理解TSV的基本结构、关键几何参数与寄生特性
• 掌握TSV制造的完整工艺流程（Via-Middle路线）与各步骤的工艺难点
• 了解微凸点与热压键合如何实现多层DRAM裸片的垂直互连
• 理解KGD、翘曲、对准精度等因素如何约束堆叠良率
• 建立"TSV密度决定堆叠上限"的工程直觉

1. TSV硅通孔的结构与关键参数

1.1 TSV的基本结构

一条完整的TSV并非简单的"铜柱"，而是一个多层材料栈构成的复合结构，从内到外依次为：

• 铜填充芯（Cu Core）：电流的实际载体，通过电化学沉积填满整个孔
• 阻挡层（Barrier Layer）：通常为TaN/TiN，防止铜向硅扩散造成污染与漏电
• 绝缘层（Liner，SiO₂）：将铜导体与硅衬底隔开，避免短路；厚度直接影响寄生电容
• 硅衬底（Si Substrate）：被刻蚀出孔洞的本体

这个"导体—阻挡层—绝缘层—衬底"的四层结构，本质上是在硅片内部制造出一根微型同轴电缆。

1.2 深宽比：TSV技术的黄金指标

衡量TSV工艺水平的核心指标是深宽比（Aspect Ratio，深度与直径之比）：

• 典型尺寸：直径310μm，深度30100μm，深宽比5:1~10:1
• 节距（Pitch）：相邻TSV中心距约10~50μm，单颗DRAM裸片可集成数千至上万条TSV
• 提升方向：更小直径允许更密节距 → 单位面积互连密度提升 → 支持更多层堆叠与更宽接口

深宽比越高，单位面积能提供的互连能力越强，但刻蚀均匀性、绝缘层保形沉积与无空洞电镀的难度也急剧上升——这是TSV制造良率的根本矛盾。

1.3 TSV的寄生参数与电学特性

TSV并非理想导体，其寄生参数在高频下不可忽视：

• 寄生电容：铜芯与硅衬底之间通过薄绝缘层耦合，形成显著电容；绝缘层越薄、直径越大，电容越高
• 寄生电阻：数十微米长的铜柱体电阻本身很小，但接触电阻（与微凸点、重布线层的界面）占比可观
• 衬底损耗：硅是半导体而非绝缘体，高频信号会在衬底中感应涡流损耗
• Keep-Out Zone（KOZ）：TSV周围必须保留一圈禁布区，避免邻近晶体管受应力与噪声影响——这是TSV的"面积税"

2. TSV制造工艺流程详解

2.1 三种工艺路线：Via-First、Via-Middle与Via-Last

按TSV制作相对于前后道工序的时序，分为三种路线：

2.2 Via-Middle路线的核心工艺步骤

1. 深反应离子刻蚀（DRIE）：采用Bosch工艺在硅片上刻出垂直深孔。交替的刻蚀/钝化循环保证侧壁垂直度，关键控制点是孔底轮廓与侧壁粗糙度
2. 绝缘层沉积（Liner）：用SACVD等工艺沉积SiO₂绝缘层，要求在高深宽比孔内实现保形覆盖——底部覆盖不足是漏电的头号来源
3. 阻挡层与种子层沉积：PVD溅射TaN阻挡层与铜种子层，同样面临深孔底部的阶梯覆盖率挑战
4. 电镀填铜（Cu Filling）：采用自底向上（Bottom-Up）电镀配方：孔底优先沉积、孔口同步被抑制剂钝化，最终实现无空洞的完全填充。孔口提前封死形成的空隙（Void）是TSV失效的主要模式
5. 退火与CMP：电镀后退火稳定铜晶粒、释放应力；化学机械抛光去除表面多余铜，为后续后道金属化作平整化准备

2.3 减薄与TSV露头（Reveal）

晶圆完成互连与键合后，还需从背面把硅衬底磨薄到数十微米，让TSV铜柱从背面"露头"：

• 研磨（Grinding）：机械粗磨快速减薄
• 刻蚀抛光（Etch/Polish）：干法刻蚀去除研磨损伤层并暴露铜柱
• 背面金属化（Backside RDL/Bump）：在露出的铜柱上制作背面重布线与微凸点，供上一层芯片键合

减薄后晶圆厚度仅剩数十微米，像一片"硅箔"，任何应力不均都会碎裂——减薄与露头环节贡献了可观的工艺损耗。

3. 微凸点与DRAM堆叠工艺

3.1 微凸点：层间互连的"焊点"

TSV解决"片内垂直互连"，层与层之间的机械与电气连接则依靠微凸点（Microbump）：

• 结构：铜柱+镍阻挡层+焊料帽（Cu/Ni/SnAg），节距典型为20~40μm
• 规模：单层DRAM与下层之间需数千个微凸点同时对接，HBM3堆栈内微凸点总量以万计
• 对比：传统倒装芯片（C4）凸点节距在130μm以上，微凸点密度是其数倍——这正是HBM能以数千引脚对接GPU的前提（对外连接则通过2.5D中介层完成，见2.3）

3.2 芯片键合：TC键合的主流地位

将DRAM裸片逐层叠到基底晶圆上，主流方法是热压键合（TC Bonding，Thermocompression Bonding）：

• 过程：拾取裸片 → 光学对准 → 加压（MPa量级）同时升温（250~300℃，焊料熔化）→ 冷却形成金属间化合物连接
• 精度要求：微凸点节距在几十微米量级，层间对准精度需控制在±1~2μm；一次键合数千凸点要求全区域温度/压力均匀
• 节拍：逐片键合，单层需数秒至数十秒，8~12层堆叠的键合时间构成产能瓶颈
• 演进方向：混合键合（Hybrid Bonding，铜-铜直接键合）可将互连节距推进到10μm以下并大幅提升互连密度，但对表面洁净度与热预算要求苛刻，目前主要在逻辑3D堆叠（如TSMC SoIC）中落地，向HBM导入仍在推进中（演进全景见2.6）

3.3 KGD与堆叠良率

堆叠的本质困难在于"乘法效应"：堆栈良率≈各层裸片良率的连乘。

• KGD（Known Good Die）：堆叠前必须对裸片进行全功能测试，否则一颗坏片葬送整个堆栈
• 冗余修复：DRAM裸片内建冗余单元修复位错，TSV本身也设计冗余通路（TSV Repair），单点失效不致报废
• 层数的经济平衡：层数越多，容量与带宽越高，但连乘良率越低、键合时间越长——HBM各代在8层与12层之间的取舍正是这一权衡的体现

4. 堆叠DRAM的工程挑战

4.1 热应力与翘曲

• CTE失配：铜（约17ppm/K）与硅（约2.6ppm/K）热膨胀系数相差6倍以上，温度循环下TSV对周围硅产生挤压应力，影响邻近晶体管载流子迁移率（这也是KOZ存在的原因之一）
• 翘曲（Warpage）：减薄后的晶圆与多层堆叠结构在键合升降温过程中发生翘曲，翘曲超标直接导致微凸点虚焊
• 散热路径：垂直堆叠使底层DRAM夹在中间，散热须穿过整个堆栈（热管理策略详见2.4）

4.2 对准精度与累积误差

• 累积误差：多层堆叠的对准误差逐层累积，第N层相对基底的总偏差可能达到单层误差的数倍
• 键合后不可修：热压键合一旦完成无法返工，任何对准失误都意味着整个堆栈报废
• 检测窗口窄：堆叠后大部分互连被夹在层间，只能通过边界测试结构与整体功能测试间接判断键合质量

4.3 TSV的面积代价

• TSV阵列占位：HBM的DRAM裸片中央划出TSV阵列区，该区域无法布置存储单元，相当于牺牲部分裸片面积换取垂直互连
• KOZ叠加：每条TSV周围的禁布区进一步压缩有效面积
• 设计协同：TSV位置需与存储阵列分块（Bank Group划分）协同规划，避免互连密度与存储密度互相侵蚀

5. TSV堆叠带来的系统收益

尽管付出上述代价，TSV堆叠仍是大带宽内存的最优解：

• 互连长度：层间互连从毫米级（PCB走线）缩短到微米级（TSV+微凸点），寄生电容/电感数量级下降，单位带宽功耗大幅降低（HBM每bit能耗约为GDDR的1/3左右）
• 引脚数量：数千条微凸点对接让"极宽接口"成为可能——这正是2.2节通道架构中1024-bit乃至2048-bit位宽的物理前提
• 体积与容量：在GPU旁边的中介层上，用几乎相同的占位面积换取数倍容量

总结

TSV与堆叠DRAM构成了HBM的物理地基：Via-Middle工艺路线通过DRIE刻蚀、保形沉积与自底向上电镀制造出高深宽比的铜互连；微凸点与热压键合把多颗经过KGD筛选的DRAM裸片逐层叠成"硅之塔"；而良率连乘、翘曲控制与面积税则划定了堆叠规模的经济边界。理解了这一层的物理约束，才能理解为什么HBM的通道架构（2.2）、信号完整性设计（2.4）与封装集成方案（2.3、2.6）呈现出那样的形态——TSV密度与键合精度，是贯穿HBM全部上层设计的硬约束。