2.3 下游：封装测试

下游：封装测试

一、封装测试概述

封装测试（Outsourced Semiconductor Assembly and Test，OSAT）是半导体产业链下游的重要组成部分，承担着芯片晶圆制造完成之后将裸芯片封装保护和进行功能品质测试的核心职能。芯片封装的根本目的包括三个方面：一是物理保护，为脆弱的裸芯片提供机械支撑和环境保护，使其免受外界物理冲击、湿气侵蚀和静电损伤等不利因素的影响；二是电气互连，提供芯片内部电路与外部印刷电路板（PCB）之间的电气连接通道，实现信号的输入输出传输；三是散热管理，将芯片运行过程中产生的热量有效传导和散发到外部环境中，保证芯片在安全温度范围内正常工作。

芯片测试贯穿了芯片制造的多个关键阶段，主要包括晶圆级测试（Wafer Probing，也称CP测试，Chip Probing）和成品级测试（Final Test，也称FT测试）两大类别。晶圆测试在晶圆尚未切割之前对每个裸芯片进行初步的电性参数和功能测试，筛选出不合格的芯片标记后避免后续无效的封装投入。成品测试则对完成封装后的芯片进行全面的电性能测试、功能验证、老化筛选和可靠性评估，确保每一颗出厂交付的芯片都能满足客户的品质规范要求。

中国大陆是全球最大的半导体封装测试产业基地。长电科技、通富微电和华天科技三家企业均已经跻身全球封测行业前十名行列。其中长电科技通过并购新加坡星科金朋（STATS ChipPAC）一度成为全球第三大封测企业。通富微电与美国超威半导体（AMD）建立了深度战略合作关系承接其大量高端处理器芯片的封装业务。华天科技则在传统封装领域以成本优势和规模效应见长。

二、传统封装与先进封装

传统封装技术按照芯片引脚的排列方式和封装外形可以分为多种类型。DIP（双列直插封装）是最早期的封装形式引脚从封装体两侧引出适合通孔焊接工艺。QFP（四方扁平封装）引脚从四边引出引脚间距更小适合引脚数较多的中高端芯片。BGA（球栅阵列封装）将焊球阵列排列在封装体底部可以实现更多的互连数量和更好的高频电性能，已被广泛应用于各类中高端芯片产品。CSP（芯片级封装）将封装后的整体尺寸控制在接近裸芯片大小的范围内进一步大幅缩小了芯片占用的电路板面积。

芯片互连技术方面，引线键合（Wire Bonding）是传统封装中最广泛使用的互连方法，通过极细的金线或铜线将芯片表面的焊盘与封装基板上的对应焊盘进行电气连接。引线键合技术成熟可靠成本较低但互连密度有限且高频信号传输性能较差。倒装芯片（Flip Chip）技术将芯片有源面朝下直接通过底部焊球阵列与封装基板连接，大幅缩短了芯片与基板之间的互连路径长度从而显著提升了信号传输速度和电气性能，同时增强了芯片的散热能力，已成为中高端芯片封装的主流互连方案。

然而进入后摩尔时代传统封装方式已无法满足高性能芯片对芯片间互连带宽密度、信号传输完整性和功耗效率的日益苛刻的要求。先进封装技术应运而生，通过在封装层面实现多个芯片之间的超高速互连，在不追求更小制程节点的情况下实现芯片系统级性能的大幅提升，被业界广泛视为在摩尔定律传统微缩路径放缓后延续半导体性能提升最重要的技术路径。

三、2.5D与3D封装

2.5D封装以台积电CoWoS（Chip on Wafer on Substrate）技术为行业标杆代表。CoWoS技术的核心思想是将多个裸芯片（例如大规模GPU计算核心芯片和多个HBM高带宽存储器堆叠芯片）并排放置在一块高密度的硅中介层（Silicon Interposer）之上，通过中介层内的高密度微凸块（Micro Bump）互连和硅通孔（TSV）垂直导电通道实现芯片之间的超高速数据传输。硅中介层的互连线密度远远超过传统的有机基板印刷电路板，互连带宽可以达到每秒数太比特的水平。英伟达的H100、B200等旗舰AI训练推理加速芯片均采用台积电CoWoS 2.5D封装技术，将超大尺寸的GPU计算裸片与多个HBM高带宽存储堆栈紧密集成在同一封装体内。目前CoWoS产能严重供不应求台积电正在大幅扩大产能以满足快速增长的市场需求。其他2.5D封装方案还包括三星的I-Cube和英特尔的EMIB嵌入式硅桥技术。

3D封装技术将多个芯片在垂直方向上进行堆叠，进一步缩小封装的平面占用面积并成倍提高互连密度。主要技术方案包括台积电的SoIC（System on Integrated Chips）混合键合技术可实现无凸块的直接铜对铜键合堆叠间距可达微米级别，英特尔的Foveros技术已在消费级处理器产品中实现逻辑芯片的垂直堆叠集成，以及三星的X-Cube通过TSV技术实现存储器的垂直互连堆叠。3D封装在提升互连带宽密度的同时显著缩短了信号传输距离从而降低了功耗和延迟。

四、Chiplet与UCIe标准

Chiplet（小芯片或芯粒）理念是先进封装技术的核心思想延伸。Chiplet架构将传统的大型单片系统级芯片（SoC）拆分为多个功能相对独立的较小裸芯片模块（例如计算核心裸片、输入输出接口裸片、高速缓存裸片、专用加速器裸片等），每个小芯片模块可以独立选择最适合其功能需求的制程工艺节点进行制造，然后将这些来自不同工艺节点甚至不同代工厂的小芯片通过先进封装技术组合集成在一起形成完整的系统级芯片产品。

Chiplet模式的主要优势包括：降低单颗芯片的设计复杂度和验证难度，大幅缩小单片芯片的物理面积从而有效提升制造良率，缩短从设计到量产的整体开发周期，允许灵活混合使用不同代工厂的最优工艺以降低供应链风险和制造成本。更重要的是Chiplet理念促进了芯片设计生态从封闭走向开放化，允许不同来源的标准化小芯片模块进行灵活组合，催生出更加丰富多元的芯片产品形态。

通用芯粒互连标准（Universal Chiplet Interconnect Express，UCIe）由AMD、英特尔、ARM、台积电等多家行业领先企业联合发起推出，旨在为不同来源的Chiplet之间建立统一开放的互连接口标准协议。AMD的第三代和第四代EPYC服务器处理器已经大规模采用Chiplet架构设计，将多个计算核心小芯片通过封装级高速互连组合成具有极高核心数量的大型服务器处理器产品。Chiplet生态系统正在从早期的概念验证阶段快速迈向大规模商业化部署阶段。