5.1 先进封装与Chiplet趋势

先进封装与Chiplet趋势

一、先进封装的崛起

随着摩尔定律的传统制程微缩路径逐渐逼近物理极限，先进封装技术已经从芯片制造产业链的后端配角转变为决定芯片系统级性能提升的最关键技术路径之一。先进封装通过在封装层面实现多个芯片裸片之间的高密度超高速互连，使得在不追求更小制程节点的情况下仍然可以实现芯片系统整体性能的大幅度提升。AI大模型训练和推理芯片对计算算力和内存带宽的极致渴求是推动先进封装技术快速发展的最核心驱动力。

英伟达的旗舰AI加速芯片必须将超大规模GPU计算核心与多个HBM高带宽存储器堆栈紧密集成在同一封装体内才能满足AI训练推理任务对数据吞吐量的极端需求。这种紧密集成只能通过先进封装技术实现。先进封装技术的重要性还体现在它可以有效缓解先进制程产能不足的瓶颈——通过将不同功能模块分配到不同制程节点制造后封装集成的方式可以在一定程度上降低对最先进制程产能的依赖。

二、2.5D封装CoWoS

2.5D封装以台湾积体电路制造公司（台积电）开发的CoWoS（Chip on Wafer on Substrate，芯片在晶圆在基板）技术为行业标杆和领先代表。CoWoS技术的核心思想是使用一块大面积的高密度硅中介层（Silicon Interposer）作为芯片间互连的桥梁平台，将多个独立的裸芯片（例如超大尺寸的GPU计算核心和多个HBM高带宽存储器堆栈芯片）并排集成放置在这块硅中介层之上。芯片之间通过中介层内部的高密度微凸块（Micro Bump）互连阵列和贯穿中介层的硅通孔（TSV）垂直导电通道实现超高速数据传输。

硅中介层提供的互连密度远远超过传统有机基板印刷电路板的布线能力，芯片间的互连带宽可以达到每秒数太比特的惊人水平。英伟达的H100、B200等旗舰AI训练推理加速芯片均采用台积电CoWoS 2.5D封装技术将大规模GPU计算裸片与多个HBM高带宽存储堆栈紧密集成。目前CoWoS先进封装产能处于严重供不应求状态台积电正在大力投资扩产以满足快速膨胀的市场需求。三星的I-Cube和英特尔的EMIB嵌入式硅桥是另外两种具有不同技术特点的2.5D封装方案。

三、3D封装与堆叠

3D封装技术将多个裸芯片在垂直方向上进行层层堆叠，在不增加封装平面占用面积的前提下成倍提高芯片间的互连密度和整体系统的功能集成度。台积电的SoIC（System on Integrated Chips）混合键合技术代表了3D封装的最先进水平，SoIC可以实现无凸块凸点的直接铜对铜超精密键合堆叠间距可达微米级别具有极高的互连密度和极低的互连功耗延迟。英特尔的Foveros 3D堆叠技术支持不同制程工艺的逻辑芯片在垂直方向上进行异构集成，已在Meteor Lake等消费级处理器产品中实现了首次大规模商业化部署。三星的X-Cube方案通过TSV硅通孔技术实现存储器的垂直互连堆叠主要用于移动SoC的片上存储器集成。

四、Chiplet与UCIe标准

Chiplet（芯粒或小芯片）是将传统的大型单片系统级芯片（Monolithic SoC）设计理念拆解变革的一种创新架构思路。Chiplet架构将原本需要在单片大芯片上集成的全部功能模块拆分为多个物理上独立的较小裸芯片模块——例如计算核心裸片、高速缓存裸片、输入输出接口裸片和专用加速器裸片等。每个小芯片模块可以根据自身功能需求独立选择最适合的制程工艺节点进行最优化的制造，然后将这些来自不同工艺甚至不同代工厂的小芯片通过先进封装技术集成组合成一个完整的系统级芯片产品。

Chiplet模式的核心优势十分显著：大幅降低单片芯片的设计复杂度和验证工作量，有效缩小单片芯片的物理裸片面积从而显著提升制造良率，缩短从设计完成到量产交付的整体开发周期。更重要的是Chiplet理念打开了芯片设计生态走向开放化的大门，允许不同来源的标准化芯粒模块进行灵活组合搭配催生更加丰富多元的芯片产品形态。

通用芯粒互连标准协议（Universal Chiplet Interconnect Express，UCIe）由AMD、英特尔、ARM、台积电等多家行业领先企业联合发起推出，旨在为来自不同供应商的Chiplet之间建立统一开放的互连接口通信标准。AMD的EPYC服务器处理器已经大规模采用Chiplet架构将多个计算核心芯粒通过封装级高速互连组合成极高核心数量的服务器处理器产品。Chiplet生态系统正在从早期的概念验证阶段快速迈向大规模商业化应用阶段。