8.2 CoWoS 与先进封装

8.2 CoWoS 与先进封装

如果说制程决定了"晶体管能做多小"，那先进封装决定了"这些晶体管和 HBM 怎么拼到一起"。CoWoS 是其中最重要的明星，也是当前 AI 芯片产能最稀缺的环节。

8.2.1 为什么需要先进封装

回顾第 3 章，HBM 必须和计算芯片"贴脸"才能堆出极高带宽，这要求两者物理上极近——这个"极近"靠的就是先进封装。传统封装（把芯片焊在 PCB 主板上）的布线密度受限于 PCB 工艺，根本撑不起 HBM 那种数千乃至上万位的超宽接口。

先进封装的核心思想是——用硅工艺级别的布线密度（而不是 PCB 级别），把计算芯片和 HBM 等多个芯片高密度地集成到一起。这种"用硅做封装"的做法，让芯片之间的互连密度跃升一个量级，从而支撑 HBM 的超宽接口。

传统封装 vs 先进封装：

传统封装：芯片焊在 PCB 主板上
         布线密度受 PCB 工艺限制
         接口窄，带宽有限

先进封装：芯片放在硅中介层上
         布线密度达硅工艺级别
         接口极宽，带宽极高（HBM 成为可能）
​

💡 "用硅做封装"的革命：先进封装本质上是用晶圆制造工艺来做封装的互连层。这意味着封装不再是"低技术的最后一道工序"，而变成了"高技术的关键一环"。这也是为什么先进封装产能如此稀缺——它占用的是晶圆厂级别的资源。

8.2.2 CoWoS：2.5D 封装的代表

CoWoS（Chip on Wafer on Substrate）是台积电的代表性强先进封装技术，属于 2.5D 封装。它的名字描述了结构层次：

• Chip：计算芯片（GPU/NPU）和 HBM 堆叠，作为独立芯片。
• on Wafer：这些芯片并排放置在一块硅中介层（Wafer 级的硅片）上，通过硅中介层的高密度布线互连。
• on Substrate：硅中介层整体再封装在有机基板（Substrate）上，最终连接到主板。

回顾本章支柱页的剖面图，最上层是计算芯片和 HBM 堆叠并排，中间是硅中介层，再往下是有机基板和焊球。这就是 CoWoS 的典型结构。

CoWoS 的关键在于硅中介层——它是一块用晶圆工艺制造的硅片，上面布满超细互连线和硅通孔（TSV），让计算芯片和 HBM 之间的连接密度达到硅工艺级别。没有它，HBM 的超宽接口无法落地。

⚠️ 2.5D vs 3D：2.5D 封装（如 CoWoS）是"芯片并排放在中介层上"，芯片之间通过中介层横向互连；3D 封装是"芯片直接堆叠在一起"，通过 TSV 纵向互连。HBM 内部的多层 DRAM 堆叠本身就是 3D 封装（见 8.3 节）。CoWoS 把 3D 堆叠的 HBM 和计算芯片在 2.5D 中介层上组合起来，所以现代 AI 芯片是"2.5D + 3D"的混合封装。

8.2.3 芯粒（Chiplet）：大芯片的新造法

先进封装催生了一个重要的芯片设计思想——芯粒（Chiplet）。传统做法是把一个大芯片整体设计、整体制造（monolithic），但大芯片有两个问题：面积大、良率低（见 8.1 节）；且一旦设计定稿难以灵活组合。

芯粒思想是——把一个大芯片拆成多个较小的"芯粒"，分别制造，再通过先进封装在中介层上拼接起来。每个芯粒面积小、良率高、可独立测试；不同芯粒可以用不同制程（计算部分用最先进制程，I/O 部分用成熟制程）；还可以像搭积木一样灵活组合不同规格的产品。

Monolithic vs Chiplet：

Monolithic（整体）：
  ┌─────────────────┐
  │   一整块大芯片    │  良率低，难组合
  └─────────────────┘

Chiplet（芯粒拼接）：
  ┌──────┐ ┌──────┐ ┌──────┐
  │芯粒1 │ │芯粒2 │ │芯粒3 │   各自良率高
  └──┬───┘ └──┬───┘ └──┬───┘   可异构制程
     └──硅中介层──┴───────┘    灵活组合
​

💡 芯粒的战略意义：它降低了大芯片的制造门槛（小芯粒良率高），也让设计更灵活（积木式组合）。这对制程受限的厂商尤其有价值——可以把计算芯粒做到力所能及的制程，再通过先进封装拼出大芯片。这也是为什么芯粒思想被业界广泛采用。

8.2.4 CoWoS 产能：AI 芯片的真正瓶颈

讲完 CoWoS 的技术，最关键的是它的产能——CoWoS 已经成为当代 AI 芯片供应的真正瓶颈。

原因有几个：第一，CoWoS 占用台积电的晶圆级资源，产能扩张需要时间和巨额投资；第二，AI 需求暴涨使得对 CoWoS 的需求激增；第三，每颗旗舰 AI 芯片都要用 CoWoS（要配 HBM 就得用），没有替代。结果就是 CoWoS 长期供不应求，直接限制了 AI 芯片的出货量。

CoWoS 产能瓶颈：

需求侧：每颗旗舰 AI 芯片都要 CoWoS
        AI 需求暴涨 ──► CoWoS 需求激增

供给侧：CoWoS 占用晶圆级资源
        产能扩张慢，需巨额投资

结果：CoWoS 长期供不应求
      ──► 限制 AI 芯片出货量
      ──► 成为算力竞赛的产能瓶颈
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⚠️ 比制程更稀缺：某种意义上，CoWoS 比先进制程更稀缺。先进制程虽然集中，但产能相对充裕；CoWoS 产能却长期卡住 AI 芯片的脖子。这也是为什么 NVIDIA、AMD 都在抢 CoWoS 产能，台积电也在持续扩产——CoWoS 已成为决定 AI 芯片能"造多少"的关键因素。

8.2.5 先进封装的地缘意义

先进封装的稀缺性，让它在半导体地缘政治里获得了新的战略地位。一个值得关注的趋势是——即使不能获得最先进制程，掌握先进封装也能在一定程度上弥补。

这是通过芯粒实现的——把计算芯粒做到力所能及的制程，通过先进封装拼出大芯片，再用 HBM 堆叠补带宽。这条路径不需要最先进制程，但需要先进的封装能力。这也是为什么先进封装被视为"制程受限时的替代突围路径"，各国都在重点投入。

下一节我们看 HBM 供应链——它和 CoWoS 深度绑定，构成了 AI 芯片制造的另一半故事。

思考与延伸

1. CoWoS 产能稀缺，如果台积电大幅扩产 CoWoS，AI 芯片供应会立即改善吗？还有什么其他瓶颈？
2. 芯粒思想降低了对单一大芯片良率的依赖，但它引入了什么新挑战（封装复杂度、芯粒间互连、测试）？
3. 如果某国掌握了先进封装但不掌握最先进制程，它能造出有竞争力的 AI 芯片吗？上限在哪里？

本节关键词：CoWoS、2.5D 封装、硅中介层、芯粒 Chiplet、先进封装产能　返回：第 8 章支柱页　下一节：8.3 HBM 供应链与堆叠产能