2.3 testbench 与功能仿真

2.3 testbench 与功能仿真

本节摘要：写完 Verilog 模块，正确性要靠仿真来验证。本节教你写最小 testbench：实例化被测模块、用 initial 产生激励、生成时钟、检查输出，并建立"仿真语义与综合语义不同"的警觉——有些仿真里能跑通的写法，上板就不工作。读完你能为任意模块搭建仿真环境并在波形里揪出 bug。

写完代码，怎么证明它是对的

很多初学者写完模块，第一反应是"接上板子试试"。这个冲动要压住。上板验证有三个短板：看不到内部信号、发现问题要重新编译下载（动辄几分钟）、没法覆盖边界输入。仿真的节奏是秒级的：喂激励、看波形、改代码、再跑。仿真与上板是互补的——仿真负责逻辑正确，上板负责物理正确，顺序永远先仿真后上板。

仿真世界与真实芯片有一个关键差异，必须先说清：仿真器是"事件驱动的模拟器"，不是电路。它在仿真时钟上按事件队列推进，允许 #10 这种延时控制、initial 这种上电瞬间执行一次的块——这些语法综合工具都会忽略。换句话说，testbench 是"仿真专用"的，它只存在于电脑里，从不进入芯片。设计代码和测试代码是两个世界，这个边界从第一天就要清楚。

最小 testbench 解剖

testbench 的基本骨架：实例化被测模块（DUT），生成时钟和复位，喂入激励，观察输出。以 2.2 的 8 位计数器为例：

// 针对 counter8 的 testbench：验证复位与计数行为
module tb_counter8;

    reg        clk;
    reg        rst_n;
    wire [7:0] cnt;

    // 1. 实例化被测模块
    counter8 dut(
        .clk   (clk),
        .rst_n (rst_n),
        .cnt   (cnt)
    );

    // 2. 生成时钟：周期 20ns（50MHz），占空比 50%
    initial clk = 0;
    always #10 clk = ~clk;

    // 3. 激励序列：复位一段，再让计数器自由跑
    initial begin
        rst_n = 0;          // 拉低复位
        #30;                // 持续 30ns
        rst_n = 1;          // 释放复位
        #200;               // 运行 200ns
        $finish;            // 结束仿真
    end

    // 4. 结果监控：每 5ns 打印一次当前状态
    initial $monitor("t=%0t rst=%b cnt=%0d", $time, rst_n, cnt);

endmodule
​

逐个拆解四个环节：

• 时钟生成：initial clk = 0; 把时钟初始化为 0，always #10 clk = ~clk; 每 10ns 翻转一次，周期 20ns。这是一切时序仿真的节拍器。
• 激励序列：initial 块从 0ns 开始顺序执行，#30 是延时控制（等 30ns）。先复位 30ns，再释放复位，让计数器跑 200ns。激励的时序设计是 testbench 的核心智力所在——你得先想清楚"要验证哪些行为"，再安排对应的输入序列。
• 结果监控：$monitor 在任何列出的信号变化时自动打印一行，$time 是当前仿真时间。这是观察数值变化的轻量手段；更全面的做法是打开波形窗口，直接看波形。
• 仿真结束：$finish 主动终止仿真，否则仿真器会无限跑下去。

仿真输出大致长这样（示意）：

t=0     rst=0 cnt=  0
t=30    rst=1 cnt=  0
t=40    rst=1 cnt=  1
t=60    rst=1 cnt=  2
t=80    rst=1 cnt=  3
...
​

读到第 4 行你可以确认：复位期间计数器保持 0，复位释放后每个时钟沿加一。行为正确。这个"读输出确认预期"的动作，就是断言的思想——更规范的做法是让仿真器自动比较预期值和实际值，报错即停。

自检：让仿真替你盯结果

人工盯 $monitor 打出的几百行文本容易疲劳。更专业的姿势是写自动检查：仿真过程中一旦发现输出与预期不符，立即报告。沿用计数器例子：

// 自动检查：每个上升沿检查计数是否按 +1 递增
always @(posedge clk) begin
    if (rst_n) begin
        expected = expected + 1;      // 期望值同步累加
        if (cnt !== expected)
            $error("t=%0t 计数不符: 期望 %0d 实际 %0d", $time, expected, cnt);
    end
end
​

$error 会打印信息并标记仿真失败。这个模式是所有验证方法学的雏形——第 7 章会看到它演变成完整的覆盖率和随机激励体系。现在先养成习惯：testbench 不只是"喂数据"，更是"下断言"。

两个仿真经典陷阱

陷阱一：x 态满天飞

仿真波形里看到一片 x，说明信号值未知。最常见原因：设计里有触发器没有被复位。上电瞬间，所有 reg 都是 x，如果某个时序块没有复位分支，它的状态永远是不确定的 x，一路传染给下游逻辑。仿真一开局先复位几十纳秒，就是为了给所有触发器一个确定起点。

陷阱二：竞争冒险——仿真与综合的分歧

2.1 讲过阻塞赋值与非阻塞赋值的区别，这里给出它们的"仿真级后果"：用阻塞赋值 = 写时序逻辑时，同一 always 块内语句串行执行，第二个语句可能读到第一个语句刚更新的值——这在仿真里"能跑通"，但综合出的电路里两个触发器是并行采样的，行为完全对不上。仿真绿了、上板红了的案子，一半出在这里。所以才有"时序块一律 <="的铁律：非阻塞赋值的仿真行为（采样旧值、统一更新）与真实寄存器行为一致。

功能仿真与综合后仿真

按验证阶段分，仿真有两级：

新手阶段把功能仿真跑好就够。门级仿真留到第 4 章学完时序分析后，你会理解为什么它又慢又必要。

💡 关键直觉：仿真的价值不在"跑通"，而在"跑崩"。设计一个坏输入把模块逼到边界，比 100 个正常输入更能暴露问题。激励设计别客气。

本节要点回顾

• 先仿真后上板：仿真秒级迭代查逻辑，上板查物理，顺序不可颠倒。
• testbench 四要素：DUT 实例化、时钟生成、激励序列、结果监控。
• 自动断言：$error 自动比对，替代人工盯波形，是验证思想的第一步。
• x 态查复位：仿真一开局就复位，避免未初始化触发器污染全链路。
• 语义分界：仿真允许的延时控制、initial 块都不可综合；testbench 只活在电脑里。
• 赋值铁律再确认：时序块用 <=，仿真行为才与综合电路一致。

下一步进入 2.4：Verilog 这条路线熟练之后，抬头看看整个建模技术家族——HLS 和基于模型的开发，什么时候值得用它们？