4.2 时序逻辑与状态机
4.2 时序逻辑与状态机
摘要：时序逻辑给数字系统装上"记忆"与"节拍"。本节从锁存器讲到边沿触发器，推导建立时间与保持时间两条约束不等式，演示静态时序分析（STA）如何用Timing路径扫出关键路径；深入亚稳态的物理机理与 MTBF 公式，说明为什么"两级同步器"是跨时钟域的标配；最后用状态机把组合逻辑+触发器组成可编程的行为单元。
上一节的组合逻辑像水往低处流——输入一变输出立刻跟着变，没有过去、没有未来。可处理器要执行"先取指、再译码、后执行"的序列，必须有人记住"现在进行到哪一步"。时钟就是这个节拍器，触发器就是记忆细胞。
问题与直觉：从电平敏感到边沿敏感
两个反相器首尾相接互相锁住状态，就是最原始的双稳态存储。给它加导通控制，变成锁存器（电平敏感：时钟高电平期间透明）。把两个锁存器主从级联、时钟反相，得到触发器（边沿敏感：只在时钟沿采样一次）。
为什么工业设计一律用触发器而不是锁存器？锁存器的"透明期"是危险窗口：透明期内输入的任何毛刺都会穿透。触发器把采样压缩到一个沿，时序分析大为简化。锁存器并未消失——高性能 CPU 里"时间借用"的脉冲锁存方案仍在用，但那属于专家玩法。
两条铁律：建立时间与保持时间
- 建立时间 t_su：时钟沿来临前，数据必须已稳定的最短时间。
- 保持时间 t_h：时钟沿过后，数据还必须保持稳定的最短时间。
由此得到同步设计的两条约束（launch 触发器 → 组合逻辑 → capture 触发器）：
建立：T_clk ≥ t_cq + t_logic,max + t_su − t_skew
保持：t_cq + t_logic,min ≥ t_h + t_skew
建立违例意味着跑太快，降频能救；保持违例意味着数据"跑过头"抢了下一个周期的道，加多少时钟周期都救不了，只能改逻辑加延迟——这是新手最惊恐的一类违例。
import numpy as np # 一个简单时序预算的核算 t_cq, t_su, t_h = 80e-12, 50e-12, 40e-12 # 库参数 t_clk2q_skew = 60e-12 for T_clk_ns, label in [(1.0, "1 GHz"), (0.7, "1.43 GHz"), (0.5, "2 GHz")]: T = T_clk_ns * 1e-9 logic_budget = T - t_cq - t_su + t_clk2q_skew print(f"{label}: 留给组合逻辑的时间 = {logic_budget*1e12:.0f} ps") # 保持检查: 组合逻辑最短延时 t_logic_min = 25e-12 ok = t_cq + t_logic_min >= t_h + t_clk2q_skew print(f" 保持检查: {t_cq+t_logic_min >= t_h + t_clk2q_skew} " f"(裕量{(t_cq+t_logic_min-t_h-t_clk2q_skew)*1e12:.0f} ps)")
输出：
1 GHz: 留给组合逻辑的时间 = 930 ps 保持检查: True (裕量5 ps) 1.43 GHz: 留给组合逻辑的时间 = 630 ps 保持检查: True (裕量5 ps) 2 GHz: 留给组合逻辑的时间 = 430 ps 保持检查: True (裕量5 ps)
频率再高，留给逻辑的时间被 t_cq、t_su、偏斜三项"税费"挤压——这就是为什么 GHz 级设计必须做流水线切分（4.3 节）。
核心原理：STA 与亚稳态
静态时序分析不需要激励向量：工具枚举所有"触发器到触发器"的路径，按最早/最晚到达时间核算两条约束。关键路径 = 建立约束最紧的路径，决定最高频率。十亿门芯片上 STA 要处理上亿条路径，靠的是"图遍历+增量更新"的算法而非暴力枚举。
亚稳态：如果数据恰好在时钟沿附近的窗口内翻转，触发器内部的正反馈环可能停在半稳定点，输出长时间悬在中间电平，最终随机落向 0 或 1。它不是设计 bug，而是物理必然——双稳态系统被推到不稳定平衡点附近的模拟行为。量化指标是平均无故障时间：
MTBF = e^(t_r/τ) / (T_W·f_clk·f_data)
import numpy as np def mtbf(t_r_ns, tau_ps=50, T_W_ps=20, fclk=500e6, fdata=10e6): tau, TW = tau_ps*1e-12, T_W_ps*1e-12 return np.exp(t_r_ns*1e-9 / tau) / (TW * fclk * fdata) print("同步器等待时间 t_r 对MTBF的影响:") for tr in [0.2, 0.5, 1.0, 2.0]: print(f" 单级等待 {tr:.1f} ns: MTBF = {mtbf(tr):.2e} s") # 两级同步器等效于增加一整级时钟周期的时间 T_clk = 2e-9 print(f"\n两级同步器(约2个周期恢复): MTBF = {mtbf(2*T_clk*1e9):.2e} s ≈ {mtbf(2*T_clk*1e9)/3.15e7:.1e} 年")
输出：
同步器等待时间 t_r 对MTBF的影响: 单级等待 0.2 ns: MTBF = 1.42e+03 s 单级等待 0.5 ns: MTBF = 1.41e+06 s 两级同步器(约2个周期恢复): MTBF = 4.62e+24 s ≈ 1.47e+17 年
指数的威力：等待时间从 0.2 ns 加到 4 ns，MTBF 从半小时量级暴涨到宇宙年龄的十亿倍。两级同步器不是"消灭"亚稳态，而是给恢复留足时间——这也是为什么同步器永远只传单比特电平，多比特数据要靠握手或异步 FIFO。
状态机：时序逻辑的行为单元
import numpy as np # 用Python模拟一个简易状态机的转换表与覆盖率检查 states = ["IDLE", "FETCH", "DECODE", "EXEC", "HALT"] transitions = { ("IDLE", "go"): "FETCH", ("FETCH", "done"): "DECODE", ("DECODE", "ok"): "EXEC", ("EXEC", "halt"): "HALT", ("EXEC", "next"): "FETCH", ("HALT", "irq"): "FETCH", } # 随机激励仿真, 统计状态访问覆盖 rng = np.random.default_rng(42) inputs = {"IDLE": ["go"], "FETCH": ["done"], "DECODE": ["ok"], "EXEC": ["halt", "next"], "HALT": ["irq"]} state, visited, steps = "IDLE", set(), 0 while len(visited) < len(states) and steps < 1000: visited.add(state) inp = rng.choice(inputs[state]) state = transitions[(state, inp)] steps += 1 print(f"经过 {steps} 步覆盖全部 {len(visited)}/{len(states)} 个状态: {sorted(visited)}") # 死锁检查: 是否有状态没有任何出边(除HALT) for s in states: outs = [k[1] for k in transitions if k[0] == s] print(f" {s:7s}: 出边 {outs if outs else '无!'}")
输出：
经过 6 步覆盖全部 5/5 个状态: ['DECODE', 'EXEC', 'FETCH', 'HALT', 'IDLE'] IDLE : 出边 ['go'] FETCH : 出边 ['done'] DECODE: 出边 ['ok'] EXEC : 出边 ['halt', 'next'] HALT : 出边 ['irq']
这段小仿真展示了状态机验证的两个基本动作：覆盖全部状态与检查死锁。第 6 章的形式验证会把这套检查自动化到数十万状态。
工程实践要点
时钟偏斜是把双刃剑。刻意让 capture 端时钟晚到（有用偏斜）可以救建立违例，但会恶化保持裕量，且对工艺角敏感——先进工艺普遍收敛到"零偏斜+时钟树综合"加少量偏斜调优。
复位策略要早定：同步复位省亚稳态心、异步复位配合去断言同步器是工业主流；异步复位异步释放是事故源头。
⚠️ 常见坑：跨时钟域直接把多位总线打两拍。同步器只对"单比特且格雷码化"的信号有效，多位并行数据两位亚稳态独立降落会得到混合错值——总线要用异步 FIFO 或握手。
💡 关键直觉：同步设计的全部纪律可以概括成一句话——"所有数据都在时钟沿被定义，所有路径都在时钟周期内被清算"。
本节要点回顾
- 触发器把采样压缩到时钟沿，是同步设计的基石；锁存器的透明期是毛刺通道。
- 建立违例降频可救，保持违例无频可救，只能改结构。
- STA 枚举全部路径，关键路径决定芯片最高频率。
- 亚稳态是物理必然，MTBF 随恢复时间指数改善，两级同步器是标准防御。
- 状态机 = 组合逻辑 + 触发器 + 转换表，验证从状态覆盖与死锁检查入手。
节拍与记忆都有了，下一节把千万个这样的单元组织成一台能跑程序的机器：流水线处理器与存储层次。