4.1.2 输入输出延迟约束 (Input/Output Delay)

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4.1.2 输入输出延迟约束 (Input/Output Delay) 4.1.2 输入输出延迟约束 (Input/Output Delay) 在 FPGA 时序收敛的宏大版图中，内部逻辑的优化往往占据了工程师最多的精力，然而决定系统能否稳定运行的关键边界，却常常隐藏在输入输出接口之上。输入输出延迟约束，即 Input/Output Delay，正是连接 FPGA 内部理想时序世界与外部物理现实世界的桥梁。若将 FPGA 内部逻辑比作精密运转的齿轮组，那么 IO 约束便是界定齿轮组与外部传动轴咬合关系的公差标准。许多设计在内部时序报告一片绿灯的情况下，上板后却无法稳定工作，究其根源，往往在于忽视了对外部数据到达时间与送出时间的精确界定。