4.2.2 3W原则与走线间距对串扰的控制

文档摘要

4.2.2 3W原则与走线间距对串扰的控制在高速PCB设计的世界里，有一条看似朴素却暗藏雷霆的铁律：走线间距不是靠经验“估”出来的，而是靠电磁场方程“算”出来的；串扰不是等它爆发才去救火，而是在布线笔尖落下第一毫米时就已开始博弈。你有没有经历过这样的深夜？信号完整性仿真报告上，TX0与RX1之间的眼图张开度骤降32%，抖动RMS值悄然突破UI/6阈值；示波器探头刚搭上测试点，通道底噪里就浮出清晰的CLK边沿谐波轮廓；更令人窒息的是——所有单端测试都合格，一上眼图仪，链路就“感冒”。问题往往不在芯片，不在电源，而在那几根并行走线之间，0.1mm的间距偏差，就足以让容性耦合电容$C{c}$从0.02pF跳变到0.08pF，让感性耦合系数$k{L}$从0.05飙升至0.