3.4.2 对准与套刻精度

文档摘要

3.4.2 对准与套刻精度在半导体先进制程的工艺集成战场上，对准（Alignment）与套刻精度（Overlay Accuracy）从来不是一张静态的验收报表，而是一场持续数小时、横跨数十道光刻工序、牵动晶圆全局热-力-电耦合响应的精密协奏。当逻辑节点迈入3nm及以下，金属层间距压缩至12nm以内，单次套刻误差预算已跌破1.5nm——这甚至不足一个硅原子直径的两倍。此时，任何微小的晶圆翘曲、掩模热漂移、镜头像差残余或计量噪声，都不再是“可容忍偏差”，而是足以触发整片晶圆功能失效的“确定性灾难”。我们常把光刻比作“在高速行驶的高铁上，用绣花针给另一列同速高铁上的蚂蚁缝衣”，而对准与套刻，正是这场极限操作中那根针尖与蚁足之间毫厘不差的时空锁定。