3.3 源漏工程与应变硅：提速的最后一块拼图

3.3 源漏工程与应变硅：提速的最后一块拼图

源漏工程要解决的问题是：静电控制解决之后，电流的进出口反而成了瓶颈。 鳍式结构把沟道做薄了，源漏的串联电阻与接触电阻在总电阻里的占比随之飙升；同时，平面时代靠盖层"贴"上去的应力，在三维鳍上完全失效——应力必须从鳍体内部"种"出来。本节讲三件事：嵌入式外延如何供应力、应变如何兑换成迁移率、自对准接触如何用刻蚀选择比替代套刻精度；最后看三者挤在同一根鳍上时的协同窗口。

从一个掉电的批次说起

先看一个真实故障：某 32 纳米节点产线，pMOS 驱动电流随接触工序的推进系统性衰减 3.2%，批次性、可复现，沟道与栅的参数却全部正常。追查数周，凶手在最后才浮出水面——接触刻蚀用的氟碳等离子体，在外延硅锗表面留下了约 5 纳米厚的氟化非晶层，导电性只有单晶硅锗的二十分之一。源漏端的工艺从来不是"打两个洞接上电"那么简单：外延、应力、接触三件事互相咬合，任何一处表面的化学变化都会直接写进驱动电流。 这个案例先把结论立在这里，本节最后一节再回到它。

嵌入式外延：把应力"种"进鳍的两端

平面时代的应力工程靠覆盖层：在源漏上方沉积一层高应力氮化物，把压应力"压"进沟道。这套逻辑到三维鳍上彻底失效——盖层只能摸到鳍顶，摸不到决定电流的侧壁。于是思路反转：应力不从外面贴，从里面长。 在栅极与侧墙的保护下，先把鳍两端的硅刻成凹槽，再用外延在凹槽里重新"长"出源漏——pMOS 长硅锗，nMOS 长掺磷硅。晶格常数差（锗原子比硅大）让外延层天然带失配应变：硅锗体积膨胀，横向挤压相邻的沟道，把压应力送进 pMOS 沟道；掺磷硅收缩，给 nMOS 沟道送张应力。

为什么应力能换速度？看能带端发生了什么。pMOS 沟道受压后，价带顶的轻、重空穴能带发生劈裂，空穴更愿意待在高迁移率的能谷里、且遭遇的散射减少，迁移率实测能提升两到五成；nMOS 受张应力则劈裂导带谷，电子向低有效质量的谷迁移，驱动电流同样受益。这是 2003 年之后每代逻辑工艺都在用的"免费午餐"——不缩小任何尺寸，只改变晶格的受力状态，就换来性能。

但"免费"二字要打引号，组分窗口极窄。以硅锗为例，锗含量是一根跷跷板：含量越高，压应力越强、硼激活率也越高（锗的存在帮助硼替位）；可失配应变一旦超过弹性极限，位错成核并滑移进沟道，漏电与可靠性双双报废。产线验证的甜点区在 25% 到 30% 之间，控制精度要压到正负 2%。

# 嵌入式 SiGe 的组分窗口：应力收益 vs 位错风险
def lattice_const(x_pct):
    # Vegard 线性插值：Si 5.431Å，Ge 5.658Å
    return 5.431 + (5.658 - 5.431) * x_pct / 100.0

def mismatch_strain(x_pct):
    a_si = lattice_const(0)
    return (lattice_const(x_pct) - a_si) / a_si

for x in (20, 25, 28, 30, 35):
    e = mismatch_strain(x)
    verdict = "位错风险陡增" if x > 30 else ("甜点区" if x >= 25 else "应力不足")
    print(f"Ge {x}%：失配应变 {e*100:.2f}%（{verdict}）")
​

外延生长本身是数十个强耦合参数的博弈。腔体残余水汽分压超标，会在低温段吸附在硅表面阻断择优取向，晶体沿错误晶面生长，孪晶缺陷导致整批报废——这是产线用真金白银换来的教训：外延不是"调配方"，是对表面化学反应动力学的实时控制。生长期间用反射高能电子衍射在线监测晶格周期，把组分偏差反馈给源流量控制器做闭环，锗组分的片内波动能从正负 3% 压到正负 0.7%。外延层的形貌也有讲究：顶部要微微凸起两三纳米，保证后续工序之后外延层仍完整包裹鳍侧壁的下半部——那是应力传递最有效的区域。

自对准接触：放弃对准精度，改用选择比

应力装好了，最后一关是"接线"。接触孔要穿过上百纳米的介质层，精准落在几纳米见方的源漏外延上。传统做法靠光刻对准，但孔径缩到 40 纳米以下时，套刻误差已经和孔径本身同一量级——偏差超过 8 纳米，接触孔就有约三成概率悬空在介质里，轻则高阻，重则开路。

破局思路是一次彻底的观念转身：不赌对准，赌材料。 既然每层材料在刻蚀气体里的速率差异悬殊，那就让"停止位置"由材料边界决定，而不是由光刻标记决定。这就是自对准接触（SAC）：

1. 先铺"停止层"。 源漏完成后紧贴着沉积约 2 纳米的富硅氮化硅。它在接触刻蚀气体里几乎不动的速率，与上方氧化硅介质的高速率形成上千倍的选择比。
2. 介质填充并磨平。 介质层沉积后用 CMP 磨到停止层暴露——停止层成为全片统一的"海拔基准面"。
3. 光刻只需粗对准。 套刻容差放宽到正负 30 纳米也没关系，因为刻蚀会自己停在停止层上。
4. 三步刻蚀凿穿。 先各向异性打穿介质到停止层；再用极低能量的远程等离子体对停止层表面做选择性钝化（速率骤降数千倍）；最后换气体横向轻蚀停止层下方的薄氧化帽，露出源漏表面——孔底自动扩大到与源漏区匹配，完成"自对准"。

图 3-3 自对准接触：选择比如何替代套刻精度

SAC 的红利不止于容忍套刻误差。因为停止层全程隔绝了研磨残留，源漏硅表面在金属化前能保持原子级洁净，硅化物界面势垒稳定，接触电阻的批次波动能从正负 24% 收到正负 7%。同一设计规则下，芯片的电压降可降一成、动态功耗降近一成——高频处理器敢持续拉频的底气，一半来自这里。当然，前提是停止层自身无恙：它的氮含量梯度与表面氢终止密度若在沉积时失控，后续钝化步骤就会失效，接触电阻成倍反弹。产线对它执行逐炉抽测的在线光电子能谱监控，超标整炉扣下，不带病流转。

协同窗口：三个模块挤在同一根鳍上

回到开头那个掉电 3.2% 的案例，现在可以把它讲完整了。源漏端的三个模块在物理上共享同一段鳍与外延表面，工艺上却分属不同腔体、不同化学环境，串扰随时可能发生：外延的七百多摄氏度会消耗停止层的氢终止键；接触刻蚀的氟碳气体会氟化硅锗表面，留下高阻非晶层——这就是那个批次的完整因果链。解法是在硅锗表面与接触金属之间增加一道针对性清洗，剥掉氟化层再金属化，电流全数收回。

更进一步，产线把三个模块的参数放进同一个响应面模型联合优化，而不是各自调到最优再拼起来。实验设计扫过锗组分、应变层厚度、停止层氢终止密度三个维度，电学输出接到器件模型里仿真，最后找到一个不直观的协同窗口——组分、厚度、氢终止密度都取中间值时，串联电阻与接触电阻之和最小、沟道应力波动最小。其物理本质是压应力与张应力在鳍体内互补抵消，反而保护了接触界面。这套协同框架固化进工艺配方引擎后，新工艺导入周期缩短四成，首轮流片的驱动电流达标率从一半出头提到九成以上。

本节要点回顾

• 应力必须从内部"种"出来：平面时代的盖层应力在三维鳍上失效，嵌入式硅锗/掺磷硅外延把失配应变精准送进沟道，锗组分的甜点区只有 25% 到 30%。
• 应变换性能是"有条件的免费午餐"：能带劈裂提升迁移率，代价是组分、形貌、缺陷三者挤在同一个窄窗口里，靠在线衍射闭环把波动压到正负 0.7%。
• 自对准接触是一次观念转身：把位置精度从光刻职责转给材料边界，上千倍的选择比让套刻容差放宽近四倍，接触电阻波动从正负 24% 收到正负 7%。
• 模块间串扰是常态不是意外：外延的高温威胁停止层，接触的化学侵蚀外延表面——单模块最优的叠加不等于全局最优。
• 协同优化是终局打法：把三个模块的参数放进同一响应面联合寻优，首轮流片达标率从五成跃到九成，这也是后续节点工艺开发的标准姿势。

至此，一根能开关、有速度、接得线的鳍式晶体管造成了。但从设计者的视角看，制造交付的不只是器件，还有一组离散化的宽度和一堆统计分布——那是第 4 章的主题。