3.2 栅极工程：高K金属栅的立体挑战

3.2 栅极工程：高K金属栅的立体挑战

栅极工程的核心矛盾：栅要贴着三个面包住鳍，而最合适的栅材料偏偏怕热。 高 k 介质与硅的界面在高温下会劣化，源漏退火却要冲到近千摄氏度。业界的答案是一次时序重构——先立假栅顶住高温，最后再挖掉换成真栅。本节拆解这场重构的终点控制、高 k 堆叠里每一层的分工、功函数金属如何以毫伏级精度设定阈值，最后看栅作为应力源与热阻节点的隐性身份。

学习目标

阅读完本节，你应当能够：

1. 说清替换金属栅（RMG）相对于栅先行工艺的本质优势——不是"换个金属"，而是热预算的全局重分配；
2. 描述挖栅槽的三重终点判据（光谱监控、时间功率双保险、截面电镜校准）各自解决什么失效模式；
3. 逐层说出高 k 金属栅堆叠的职责：界面层、导带堤坝、主介质、电荷封印、双层功函数金属；
4. 解释阈值电压的设定为何从沟道掺杂迁移到功函数金属厚度与偶极层，以及查表法为何替代公式外推；
5. 指出栅极同时是机械应力源与热阻节点，各自的工程对策是什么。

先立假栅，最后换真栅：一场时序重构

很多人对替换金属栅（RMG）的理解停留在"把假栅挖掉、填真金属"，这低估了它的分量。它真正改写的，是整条 CMOS 工艺的热预算分配。栅先行（Gate-First）流程里，多晶硅栅必须在源漏退火、外延、硅化物形成等所有高温工序之前就位，高 k 介质与硅沟道的界面因此要硬扛近千摄氏度的热冲击——界面态密度飙升、迁移率退化、阈值漂移，全都躲不掉。RMG 把栅极形成挪到整条流程的最后：先用多晶硅假栅站住位置，替真栅顶住所有高温工序；尘埃落定后再挖掉假栅，在低温段（低于 400 摄氏度）完成高 k 沉积与金属填充。界面态密度能稳住在一个数量级以内，2.3 节讲的"阈值靠功函数设定"才有了材料学前提。

时序重构的代价，是把难度全部压进了"挖栅槽"这一步。想象一下作业环境：源漏已激活、侧墙已成型，要在鳍上精准挖出宽约十几纳米、深宽比超过 2.5 的槽，槽底不能伤到仅约 2 纳米厚的高 k 界面层，槽壁不能留残渣——任何一点过刻，后续金属填充就可能出现空洞。这一步靠三重判据闭环：

• 光谱实时监控。 刻蚀到达高 k 层时，铪元素的特征谱线强度突增、硅谱线骤降，两者比值跨过标定阈值即触发停止。阈值不是拍脑袋定的，而是在不同介质厚度下用实验设计标出的信噪比拐点：定低了易过刻，定高了残留。
• 时间功率双保险。 光谱信号有毫秒级延迟，而介质只有 2 纳米厚，半秒过刻就能击穿。所以主判据之外还有备份定时器：光谱触发后立即切换到低能氩离子"轻扫"模式，用低于 25 电子伏的动能清扫槽底钝化残留，为后续沉积铺平成核面。
• 截面电镜校准。 每批首片晶圆做截面透射电镜，比对的不是"刻没刻穿"，而是介质与硅界面的形貌：出现凹坑说明刻蚀气体配比偏蚀，出现裙边说明稀释不足。这步至今无法完全自动化——一纳米级的界面波动与电镜噪点，机器还分不太清。

类比水利枢纽的施工次序：先围堰导流、让坝体在干燥环境里浇筑成型，最后才拆除围堰放水。假栅就是那道围堰——它不是半成品，是保护真栅施工环境的临时坝。

高 k 不是换一层材料，而是重构一叠界面

把氮化硅栅极换成"高 k 加金属"常被简化成一行材料清单，实际是四层功能各异的协同结构。逐层看职责：

界面层。 高 k 介质不能直接长在硅上，需要一层不到半纳米的硅氧（或含氮硅氧）过渡。它是一把双刃剑：太厚，等效氧化物厚度（EOT）被它拖累——高 k 的意义就是"物理上厚、电学上薄"；太薄或不连续，硅表面悬挂键钝化不足。业内用原位氮化或远程等离子体氧化来长这层，氮原子嵌入硅氧网络，既抬升介电常数又钉住界面态。

主介质与两侧的"堤坝"与"封印"。 主介质二氧化铪的问题有两个：与硅的价带偏移只有约 1.9 电子伏（二氧化硅有 4.5），空穴容易隧穿；体内的氧空位是固定正电荷中心，会让 nMOS 阈值负漂。对策不是换材料，而是在主介质两侧各加薄层：靠沟道一侧插入镧系氧化物做"导带堤坝"，抬高电子势垒；靠金属一侧盖一层致密的氧化铝做"电荷封印"，钉扎表面氧空位，把固定电荷密度压下去近一个数量级。沉积这些亚纳米层的难点在成核：前驱体在鳍顶、侧壁、拐角处的成核密度不同，容易在拐角长成岛状。产线靠脉冲序列的原子级编程——水氧交替、超短水脉冲抑制水解、低温臭氧氧化——才拿到连续平坦的薄膜。

功函数金属。 见下一节。

图 3-2 高 k 金属栅堆叠：一层一职

用功函数金属"刻"阈值电压

2.3 节讲过：FinFET 的沟道近无掺杂，阈值电压不再靠注入剂量调，而是靠金属栅功函数设定。本节看工程上怎么把这件事做到毫伏级。

先看精度要求有多苛刻。先进节点的阈值容差已收到正负 15 毫伏，而传统离子注入的剂量控制误差在正负 5% 量级——换算下来动辄上百毫伏的漂移，根本不够格。金属方案的思路是让金属自身的电子结构成为刻刀：nMOS 用低功函数金属（如碳铝钛体系），pMOS 用高功函数组合，同一片晶圆分两区先后处理。

真正的精细调节靠偶极层。在导电金属与介质之间插一层约 1 到 2 纳米的氮化钽，它与下方金属界面处的键极化形成一层偶极子——等效于在栅介质上内置了一个微型偏压源，厚度每加 0.5 纳米，pMOS 阈值就向负向多移十几到几十毫伏。但这条关系不线性：厚度超出窗口后费米能级钉扎效应逐渐饱和，继续加厚收益递减。所以产线上没人靠公式外推，而是建立"厚度-偏移"查表数据库——每 0.1 纳米厚度对应一个实测偏移值，由两百组以上的电镜能谱与电学测试联合标定，插值误差控制在 1 毫伏级。

# 偶极调控层厚度 → pMOS 阈值偏移：查表 + 线性插值（产线 LUT 思路）
lut = {1.0: -28, 1.5: -47, 2.0: -63}   # 厚度 nm → ΔVth mV（实测标定）

def vth_shift(d_nm):
    keys = sorted(lut)
    if d_nm in lut:
        return lut[d_nm]
    for a, b in zip(keys, keys[1:]):
        if a < d_nm < b:
            w = (d_nm - a) / (b - a)
            return lut[a] * (1 - w) + lut[b] * w
    raise ValueError("超出标定窗口：偶极层禁止外推，只能重新标定")

for t in (1.2, 1.5, 1.8):
    print(f"TaN {t} nm → ΔVth ≈ {vth_shift(t):.1f} mV")

# 敏感性检查：0.1nm 的厚度控制误差意味着什么
d_err = abs(vth_shift(1.55) - vth_shift(1.45))
print(f"厚度 3σ=0.1nm 时，ΔVth 波动约 {d_err:.1f} mV")
​

这段代码最后两行揭示了整个方案的紧绷程度：偶极层 0.1 纳米的厚度波动，就直接吃掉几毫伏的阈值预算。金属成分同样敏感——功函数金属里铝含量每波动 1 个原子百分比，功函数变 0.08 电子伏，阈值漂移可达上百毫伏。产线的对策是在溅射腔出口装小型质谱仪，实时监测钛、铝、碳的离子流比例，偏离设定值就自动微调靶材功率；甚至腔体本底水汽分压都要管，因为水汽会让铝信号虚假抬升。一个环节的疏忽，足以让整批芯片的阈值分布从单峰裂成双峰。

栅的隐性身份：应力源与热阻节点

前几节都把栅当电学结构看，它还有两个常被忽略的身份。

第一重身份是机械应力源。栅金属包裹鳍的两侧与顶部，而氮化钛的杨氏模量约 400 GPa，是硅的三倍——过厚的栅金属会在鳍顶引入压应力，拖累电子迁移率。对策之一是在栅金属里掺入少量碳，把模量降到 320 GPa 上下，迁移率能回升近两成而阈值几乎不动。这是"工艺参数同时服务电学与力学"的典型例子：栅金属的配方表里，力学指标和电阻率、功函数并列。

第二重身份是热阻节点。芯片功耗密度冲上每平方厘米百瓦之后，栅金属成了热量在沟道与互连之间的必经之路，而氮化钛的热导率只有约 20 W/(m·K)，铜的四十分之一——又不能直接换铜，它会与高 k 介质互扩散。工程解法是界面声子工程：在金属与介质界面插一层仅 0.2 纳米的氮化硼，层状结构散射低频声子，反而把界面热导抬升两成多。同款芯片同电压下结温低好几度，靠的就是这类看不见的薄层。

本节要点回顾

• RMG 的本质是热预算重排：假栅顶住全部高温工序，真栅只在低温段登场；代价是把难度全部压进栅槽刻蚀的终点控制——光谱、定时、电镜三重判据缺一不可。
• 高 k 堆叠一层一职：界面层管钝化与 EOT 下限，镧系层当导带堤坝，主介质扛栅控，氧化铝封印氧空位——每层对一个具体失效模式。
• 阈值是"刻"出来的：功函数金属分层设定 n/p 阈值，偶极层做毫伏级微调；查表数据库替代公式外推，成分与厚度都在原子级受控。
• 栅同时是力学与热学结构：掺碳降模量护住迁移率，氮化硼界面层疏导热流——配方表里电、力、热三本账一起算。
• 立体化没有免费的午餐：三面包裹让沉积与填充的难度从平面问题升级为三维问题，这是第 7 章全环绕栅要再次面对、且更尖锐的考题。

栅就位后，晶体管的"开关"已经成立，但电流的进出口还是裸的。下一节给鳍的两端装上动力：应力源漏与自对准接触。