4.2.3 密勒效应在 FinFET 中的表现

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4.2.3 密勒效应在 FinFET 中的表现 4.2.3 密勒效应在 FinFET 中的表现：一个被低估的时序杀手，以及我们如何用“栅极分段屏蔽”在后端实现零代价修复凌晨两点十七分，某AI加速芯片的顶层时序报告弹出第17次 ——位置在跨电源域的 FinFET 驱动链最后一级：一个看似普通的 8-bit 加法器输出驱动器，负载仅为两个同工艺的 DFF 的 CLK 端。静态时序分析（STA）显示：从驱动器输出到第一个寄存器时钟引脚的路径中，超标 0.83 ps；动态仿真确认该路径在典型电压温度角（TT@0.8V/25°C）下存在真实建立失败风险；而更令人窒息的是——该模块在前一代平面 MOSFET 工艺上通过了所有角点验证，且 margin 高达 +2.1 ps。