第1章 立案陈述：Verilog 的来路与去向

第 1 章 · 立案陈述：Verilog 的来路与去向

章节摘要：本章跟着一份代码的「立案」过程走：先把 Verilog 这门语言的出身与四十年演进捋清楚，再用同一电路的三种写法建立「建模视角」的概念，最后落到模块——这门语言最小的出庭单元。读完你就能看懂一份 RTL 的骨架，也知道后面所有章节要审的「案子」长什么样。

一条主线

主线从一个反直觉的事实出发：Verilog 代码不是「程序」，而是证词。软件代码描述的是步骤，硬件代码描述的是一个静态存在的电路结构——你写下的每个 always 块、每个 assign，最终都变成硅片上一堆永不退休的逻辑门。本章沿着这条线走：先看这门语言为什么非出现不可（画原理图画不动了），再看它用什么方式「讲」电路（结构、数据流、行为三种讲法），最后看它用「模块」这个容器怎么把描述组织起来。

理解了「证词」这个定位，很多语法设计就不再古怪：为什么赋值可以在同一时刻「同时」发生，因为电路上它们本来就是并行的；为什么模块要声明端口，因为芯片之间本来就是靠引脚对话的；为什么会有综合这个环节，因为行为证词必须翻译成真实的门才作数。

沿着这条主线还要建立一个预期：本章是全书唯一不涉及编程实操细节的章节，它交付的是「认知框架」。框架的价值在后九章持续兑现——当你学到阻塞赋值的坑、锁存器的推断、综合报告的解读时，会发现所有具体问题都是本章那个「行为与结构对质」母题的具体化身。读本章时不妨慢一些，把每个概念的「为什么」想透，比急着往后翻语法收益大得多。

沿途站点

第一站 1.1「从图纸到语言」：回顾门级原理图时代的困境，Verilog 如何从一家公司的仿真器走向 IEEE 标准，又如何一步步长出 generate、参数化这些现代特性。历史不是八卦，它解释了这门语言为什么长成今天这个样子——很多「怪」语法都是历史包袱与物理现实妥协的结果。

第二站 1.2「一份电路的三种讲法」：用同一个多路选择器，分别用结构化、数据流、行为级三种方式写一遍，对照它们综合后的结果。这一节建立的「抽象层级」概念会贯穿全书——你以后写的每一行代码，都该知道自己站在哪一层。

第三站 1.3「模块与实例化」：module 的完整语法、端口方向、实例化与层次化设计，顺带把标识符、关键字、注释这些词法规则一并交代。模块是 Verilog 的细胞，这一站走完，你就能独立搭出「顶层加子模块」的标准工程骨架。

拐点与结论

本章的认知拐点在于：从「写代码」转向「描述电路」。判断一段 Verilog 写得好不好，标准不是优雅与否，而是它翻译成门电路之后是否忠于你的意图。行为级写得再漂亮的代码，如果综合器「读」出了你不想要的锁存器，这份证词就是无效的。三种建模视角没有高下之分——结构化适合顶层装配，数据流适合组合逻辑，行为级适合时序逻辑，成熟的工程师在一份代码里自由切换。

另个结论同样重要：Verilog 是国际标准而不是某家产品的附属。IEEE 1364 系列标准定义了语言的确切语义，仿真器、综合器、Lint 工具都围着标准转。这意味着你学到的知识不绑定任何工具，换一家厂商的平台，语法照用。

读完你应该

• 能说出 Verilog 诞生的工程动机，以及 1995、2001、2005 三个标准版本各自补上了什么能力；
• 给定任意一段简单 RTL，能判断它属于结构化、数据流还是行为级建模，并说出综合结果的大致形态；
• 能独立写出带完整端口声明的模块，用命名关联方式实例化它，构成两层以上的设计层次；
• 能识别标识符合法性、区分关键字与用户命名，知道编译单元指什么；
• 面对一份陌生工程，能顺着模块实例化关系把层次图徒手画出来。

下一章的接力

模块骨架立起来之后，里面要装什么类型的信号，就是第二章「物证登记」的正题。wire 和 reg 的分野、位宽怎么算、参数怎么传，这些类型系统里的细节，决定了你在第一章写的模块端口到底「盛」的是什么。带着「证据要登记造册」的心态进入下一章，类型声明就不再是枯燥的样板代码，而是给每份证物贴标签的过程。