Verilog

教程导读：走进硅片法庭

「Race condition 不是修辞，是死因。」在硬件设计这行，每份 Verilog 代码都要过堂：测试台扮演控方，把最刁钻的激励拍在桌上；波形是证物，真假好坏全在图里；综合器是执行判决的书记官，把行为陈述改写成一张张真实的门电路；静态时序分析负责量刑，违例就要打回重审。硅片做出终审，而且终审不可上诉——流片失败的账单，没有第二次开庭的机会。

这本教程借「硅片法庭」这条主线，把 Verilog 硬件描述语言从零基础讲到能独立完成 RTL 设计与仿真验证。你会发现这门语言的学习曲线之所以陡，不在于关键字多，而在于它逼着你同时维护两个世界的秩序：仿真器眼里的行为世界，和综合器眼里的结构世界。写代码的人必须当好自己的辩护律师——既让仿真通过，也让综合出来的电路配得上交付。

这本书讲什么

全书沿着「一份代码如何立案、呈证、判决、执行」的次序展开，共九章。立案陈述交代 Verilog 的来路与建模视角，以及模块这道「出庭基本单元」怎么写；物证登记讲透 wire 与 reg、向量位宽、参数体系，这些是电路世界里最容易被误判的基础证据；当庭陈述拆开赋值语义，assign 连续赋值、always 过程块、阻塞与非阻塞的分界线，是无数翻车现场的事发路段。

时间证词把敏感列表、事件队列、延迟模型和时钟复位建模摆在放大镜下；现场重建下沉到门级，讲内置门原语、用户定义原语与三态总线，让你看得见电路的物理长相；惯犯档案收编了工程里最难缠的对手：状态机、生成语句、跨时钟域与仲裁器。庭审交锋教你自己搭测试台、写自检查、跑覆盖回归——不会验证的设计者，等于只会控方陈词的律师。判决执行走进综合与实现，划清可综合与不可综合的边界，比较 FPGA 与 ASIC 两条路，掰开面积、功耗、速度这个三角；申诉复查收尾，讲编码规范、Lint 审查、竞争毛刺亚稳态的侦破，以及一份高频错案清单。

谁该读、怎么读

如果你是零基础的学习者，按章节顺序走完全程最省力：语法篇靠证据链层层递进，跳读容易在阻塞赋值那里摔跟头。如果你是有 C 或 Python 经验的软件工程师，请特别当心直觉的错位——变量可以不声明就隐式生成、语句在同一个时间步里「同时」执行、循环会被展开成实际电路，这些都和软件世界的常识对着干。书里凡是与软件直觉冲突的地方，都特意用案件的方式展开，帮你把错位的直觉扳回来。

如果你是准备面试或接手存量项目的工程师，重点放在当庭陈述、惯犯档案与申诉复查三章：阻塞与非阻塞、状态机写法、跨时钟域处理，是笔试和 code review 里出现频率最高的考点与雷区。

学习这本书只需要一台能装仿真器的电脑。开源工具链完全够用：Icarus Verilog 负责仿真，GTKWave 负责看波形，Yosys 负责综合实验，而且配套工具在主流系统上都能直接安装。每章的代码示例都按「能直接丢进仿真器」的标准写，鼓励你边读边跑——在法庭上，空口陈述不值钱，证物才有说服力。

读法上有个建议：每章支柱页开头都有一条主线和一张全景图，先把主线走通，再进各节抠细节。遇到不懂的概念先记下它出现在哪场「庭审」里，往后翻到对应章节，回头再看往往豁然开朗。硬件设计的乐趣，恰恰在于每个抽象概念最终都能落到一面真实的电路板上——愿你读完这本书时，已经能在波形窗口里读出真相，也能在硅片上写下经得起终审的代码。