2.1.2 注释与预处理器指令（`timescale、`define）

文档摘要

2.1.2 注释与预处理器指令（ define）在数字电路设计的世界里，Verilog 并非一门纯粹的编程语言——它是一套可综合、可仿真的硬件建模契约。而在这份契约的最底层，真正决定模型行为边界与仿真精度的，并非块或语句，而是那些看似“无关紧要”的预处理器指令： define 。它们不参与逻辑综合，却在仿真器启动的第一毫秒就悄然重写了整个时间语义系统；它们不生成任何门级网表，却能让同一段代码在 ModelSim 中跑出纳秒级波形，在 VCS 中却陷入亚稳态误判。这绝非玄学——这是编译期（compile-time）对仿真语义的强制注入，是工具链与设计意图之间一场静默却致命的协商。我们常把 Verilog 比作“硬件的 C 语言”，但这个类比极易误导。