3.1 净类型（net）与变量类型（reg/var）

文档摘要

3.1 净类型（net）与变量类型（reg/var）在数字电路设计的宏大叙事中，Verilog从来不只是语法的堆砌，而是一套可执行的物理世界观建模语言——它用符号映射硅基世界的因果律，以声明替代布线，以时序约束定义时间本身。当我们站在“数据类型与变量声明”这一承上启下的战略隘口回望，前序章节所铺陈的模块化结构、端口抽象与行为建模范式，已悄然将我们带入一个更本质的问题域：信号的本质是什么？驱动的权责如何分配？状态的存续凭什么成立？这不是语法细节的罗列，而是对硬件存在论的一次叩问。于是，“3.1 净类型（net）与变量类型（reg/var）”便不再是一个技术子项，而成为整个Verilog语义体系的分水岭式公理基座。