3.1.2 reg类型：寄存器行为与多位声明

文档摘要

3.1.2 reg类型：寄存器行为与多位声明在数字电路设计的世界里，这个关键字，远不止是 Verilog 语法手册里一行轻描淡写的定义。它是一把双刃剑——用对了，是构建可控时序逻辑的基石；用错了，却会悄然埋下综合与仿真不一致的隐患，让时序收敛如雾中寻路，让功能验证似沙上筑塔。你是否曾被这样的问题困扰：明明仿真波形完美无瑕，FPGA 上电后输出却全然错乱？或者综合工具报出“latch inferred”警告，而你反复检查代码，却找不到任何显式的锁存器描述？又或者，在声明一个 32 位状态寄存器时，误用导致赋值语句被综合为组合逻辑网络，最终在时钟边沿无法稳定采样？这些问题的根源，往往不在顶层架构，而深植于对类型最基础、却也最易被轻视的理解之中：它究竟如何建模硬件行为？