2.3 参数与常量：电路的预埋条款

2.3 参数与常量：电路的预埋条款

本节摘要：parameter 是模块的配置接口，localparam 是模块私有的推导常量，`define 是编译期文本替换。三者混用是工程事故的高发区：参数化做得对，一份代码覆盖一个产品系列；做得错，改个配置就要重审全册。

向量位宽讲完，登记表的最后一栏是「值是否可配」。这一节把 parameter、localparam 与 `define 三套常量机制放在一起审，顺带把 integer、real、time 这些辅助类型的位置摆正——它们在 2001 版之后还带了符号运算的关键设定。

parameter：模块的对外配置接口

parameter 声明在模块参数列表里，实例化时可以覆盖。它的本质是「编译期常量 + 模块配置点」：综合器按覆盖后的值展开电路，所以参数化的代价是「每个配置生成一份独立网表」，参数在硅片上不存在，不存在运行期修改这回事。

module fifo_ctrl #(
    parameter DEPTH_BITS = 4,              // 深度取 2 的幂次位数
    parameter WIDTH      = 8
)(
    input  wire             clk,
    input  wire             rst_n,
    input  wire             wr_en,
    input  wire             rd_en,
    output wire             full,
    output wire             empty
);
    // localparam：由 parameter 推导出的私有常量，外部不许改
    localparam DEPTH = (1 << DEPTH_BITS);

    reg [DEPTH_BITS-1:0] wr_ptr, rd_ptr;
    reg [WIDTH-1:0]      mem [0:DEPTH-1];

    assign full  = (wr_ptr + 1'b1) == rd_ptr;
    assign empty = (wr_ptr == rd_ptr);

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            wr_ptr <= {(DEPTH_BITS){1'b0}};
            rd_ptr <= {(DEPTH_BITS){1'b0}};
        end else begin
            if (wr_en && !full)  wr_ptr <= wr_ptr + 1'b1;
            if (rd_en && !empty) rd_ptr <= rd_ptr + 1'b1;
        end
    end
endmodule
​

注意这里位宽与参数的联动：指针位宽由 DEPTH_BITS 推导，复位清零用复制拼接 {(DEPTH_BITS){1'b0}} 写成参数化形式——这是位宽与参数协同的标准写法，写死 4'd0 会在改参数时埋雷。

实例化覆盖参数有两种方式，推荐按名覆盖：

    fifo_ctrl #(.DEPTH_BITS(5), .WIDTH(16)) u_fifo (
        .clk(clk), .rst_n(rst_n),
        .wr_en(wr), .rd_en(rd),
        .full(f), .empty(e)
    );
​

还有一条 defparam 语句也能改参数，但它在标准里已被标记为不推荐使用：它允许在任何地方「隔空改」某实例的参数，层次关系一动就失效，工程里见到就当坏味道处理。

localparam 与 `define 的分工

localparam 是模块私有的推导常量：外部不可覆盖，内部随便用。判断口诀是「外部要配的写 parameter，内部推导的写 localparam」。把该私有的东西暴露成 parameter 有实际代价——上层每个实例化点都得面对一个「其实不该改」的选项，误改之后综合结果错得莫名其妙。

`define 是编译期文本宏，属于编译指令家族：定义在哪个文件、被谁包含，就在哪个编译单元生效，与任何模块无关。它的强项是跨模块的全局开关（比如全局调试宏），弱项是无作用域、无类型、会文本展开出意外的括号与优先级问题。两者的取舍可以一句话定：模块级配置用 parameter，跨模块全局开关才用宏。

案例展开：同一个 FIFO 顶三个型号。 背景：某接口卡产品线需要深度与位宽不同的三个 FIFO 配置，最初做法是复制三份代码改名维护。操作：把 FIFO 控制器重写为上面的参数化版本，三个型号仅在顶层实例化时给出不同的 DEPTH_BITS 与 WIDTH；对三个配置分别跑仿真回归与综合，比对报告。结果：三份网表逻辑行为一致（除容量差异），代码从三份变一份，后续修 bug 只改一处。解读：参数化的收益不只是少写代码，更是「配置差异被显式登记」，避免了复制粘贴漂移——三个副本各自被改出一个不同的 bug，才是这种场景里最常见的翻车方式。变式：参数之间有约束时（比如深度必须是 2 的幂），把校验逻辑也写进代码，用综合指令或仿真断言让违规配置直接报错，把口头约定变成机器可查的条款。

符号与辅助类型

Verilog-2001 之前所有运算都按无符号处理，2001 版起 net 与 reg 可以加 signed 声明。符号规则的关键一条：只要表达式中出现一个无符号操作数，整个表达式按无符号计算——这条「传染规则」让有符号运算的正确性远比看上去脆弱，混算时把两侧都显式 $signed() 包起来是最稳的写法。比较运算同样受此规则支配，-1 的补码按无符号解读会变成最大值，这类案子在第九章错案清单里有席席位。

integer、real、time 这三个 variable 类型的分工：integer 是 32 位有符号整数，用于循环变量与仿真计算，综合器对它按 32 位寄存器或常量折叠处理，工程上尽量避免让它出现在可综合路径里；real 只活在仿真侧，延迟计算、统计用；time 存仿真时间，配合 $time 使用。三者都别放进模块端口——端口世界只有 net 和 reg 加 2001 版的扩展类型，这条线要守住。

本节要点回顾

• parameter 是配置接口：编译期展开，每个配置生成独立网表，运行期不存在；
• localparam 承接推导：外部要配的才暴露，内部推导值一律私有化；
• 宏只做全局开关：无作用域易冲突，模块级配置不与宏混用；
• defparam 别用：隔空改参数的设计已被标准劝退，见到按坏味道处理；
• 符号会传染：表达式混入无符号操作数即按无符号算，混算显式加 $signed；
• 辅助类型不进端口：integer、real、time 只做仿真辅助，不进可综合边界。

物证登记到此收官。下一章「当庭陈述」正式开庭：assign 与 always 这两种赋值，如何把登记好的证物串成因果。