3.3 参数与常量（parameter、localparam、`define）

文档摘要

3.3 参数与常量（parameter、localparam、 parameter localparam define ）。它们不参与运行时行为，却在编译前就已悄然重写整个设计的拓扑结构；它们不消耗任何逻辑资源，却左右着综合工具对面积、时序与功耗的全部判断；它们看似只是几行声明，实则承载着设计意图的元语义——即“什么可以变、谁有权变、何时必须不变”。这正是本节的核心命题：参数与常量不是语法糖，而是 Verilog 中最精微的控制流——一种发生在时间维度之外、在仿真器启动之前、在综合器解析首行代码之时便已完成的“编译期计算”。理解它们，就是理解 Verilog 作为一门元编程友好型硬件语言的本质能力。