4.2 过程赋值（always、initial块）

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4.2 过程赋值（always、initial块） 4.2 过程赋值（always、initial块）：数字电路行为建模的时空契约在数字系统设计的宏大叙事中，Verilog 并非一门“编程语言”，而是一套面向硬件结构与时间演化的建模契约。它不描述“如何计算”，而刻画“何时响应”、“以何种方式演化”、“在什么条件下保持状态”。当我们将目光从第4.1节的连续赋值——那条如光速般瞬时传导、无记忆、无时序依赖的“逻辑脐带”——移开，便踏入一个更富张力、也更易误入歧途的领域：过程赋值。这里没有永恒的等号，只有与构筑的两个平行宇宙；这里没有单一时钟脉冲，却有敏感事件编织的时间经纬；这里没有确定的执行顺序，却必须在阻塞与非阻塞之间签下一份关乎功能正确性的“语义契约”。