4.2.2 过程敏感列表（@敏感事件）

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4.2.2 过程敏感列表（@敏感事件）在数字电路设计的世界里，块与块是 Verilog 行为建模的双翼——一翼托起时序逻辑的脉搏，一翼锚定初始化的起点。而真正让这对翅膀产生推力的，并非块体本身，而是那行看似轻描淡写、实则重若千钧的敏感事件声明：。它不是语法糖，不是可有可无的装饰；它是仿真器调度引擎的“触发扳机”，是综合工具识别硬件结构的“语义指纹”，更是设计者与时间维度之间最精密的一次握手。你是否曾遇到过这样的场景？一个本该在上升沿采样的寄存器，在仿真中却在下降沿意外翻转？或者，一个组合逻辑块在输入未变时反复触发，导致波形上出现毛刺般的冗余跳变？又或者，综合后发现本应是纯组合路径的模块，却被插入了不必要的锁存器（latch）？